DE2801272C2 - Schaltungsanordnung zur Durchführung einer gewichtsfaktorabhängigen Ladungsaufteilung und -übertragung - Google Patents

Schaltungsanordnung zur Durchführung einer gewichtsfaktorabhängigen Ladungsaufteilung und -übertragung

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Description

28 Ol
die den Aufbau von Digital-Analog-Umsetzern und Transversalfiltern unter Vermeidung der oben abgehandelten Nachteile ermöglicht
Zur Lösung dieser Aufgabe sieht die Erfindung die im Patentanspruch 1 gekennzeichneten Maßnahmen vor. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet Zusammengefaßt sieht die Erfindung eine Anordnung vor, bei der das am Drain-Schaltungsknoten eines Ladungsübertragungselementes vorliegende Signal in zwei Hälften aufgespalten wird, wobei die eine Hälfte an die Source-Elektrode eines ersten FET und die zweite Hälfte an die Source-Elektrode eines zweiten FET geführt wird. Die ersten und zweiten FET sind bezüglich ihrer Überlappungskapazitäten, ihrer Steilheit und ihrer Schwellwertspannung infolge ihrer engen Nachbarschaft im gleichen Halbleitersubstrat so weit angeglichen, daß sie insgesamt übereinstimmende Ladungsübertragungscharakteristiken aufweisen. Die eine Hälfte der Ladung auf dem Kondensator wird über den ersten FET und die übrige Hälfte über den zweiten FET weiterübertragen. Dadurch wird eine präzise Ladungsaufteilung für die gesamte, in die Ladungsübertragungskette eingegebene Ladung erreicht Aufeinanderfolgende Zellen in dieser Bauelementkette sind bezüglich ihrer Drain-Schaltungsknoten mit hinsichtlich ihrer Kennwerte aneinander angeglichenen weiteren FET-Bauelementen gekoppelt, die ihrerseits die Ladung jeweils hälftig teilen, so daß eine Dekrementfclge der übertragenen Ladung entlang der Kette in mehrfachen Haibit- rungsschritten vorgenommen wird. Durch selektive Ausleitung der Ausgänge an den jeweiligen Anzapfungen der Kette können analoge Ausgänge von 0 bis zum Einheitswert in entsprechenden Bruchteilsintervallen erzeugt werden. Damit läßt sich ein Digital-Analog-Umsetzer aufbauen, in dem seriell digitale Eingangssignale in die Ladungsaufteilungskette eingegeben werden, deren aufeinanderfolgende Zellen mit den jeweiligen die Ladung aufteilenden FET-Paaren in Verbindung stehen. Die Ausgänge der jeweiligen Zweige der Ladungsaufteilungstransistoren erscheinen am Ausgang als Analogsignale entsprechend den seriell eingegebenen Binärsignalen.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert
Es zeigt
Fig.4 eine erfindungsgemäße modifizierte Anordnung entsprechend F i g. 2;
F i g. 5 eine Drei-Bit-Abschwächschaltung mit Binärgcwichtung unter Einsatz der Erfindung und
F i g. 6 einen unter Einsatz der Erfindung verbesserten Digital-Analog-Umsetzer.
In F i g. 4 ist dargestellt, wie eine konventionelle Eimerkettenschaltung gemäß Fig.2 in der einfachsten Form unter Einsatz der Erfindung zur Bereitstellung einer Ein-Bit-Anordnung mit präziser Gewichtung verbessert werden kann. In F i g. 4 entsprechen die FET TO bis 72 den entsprechend bezeichneten Transistoren in dem konventionellen Schaltkreis nach F i g. 2. Am Drain-Schaltungsknoten N von 72 wird der Signalweg in zwei Hälften aufgeteilt, wobei der erste Schaltungszweig an die Source des FET 73 und der zweite Schaltungszweig an die Source des FET 73' führt. 73 und 73' sind mit ihren zugehörigen und verbesserten Überlappungskapazitäten durch möglichst benachbarte Anordnung im selben Hauptleitersubstrat so weit aneinander angeglichen, daß sie hinsichtlich der Überlappungs kapazitäten, der Steilheitswerte und der Schwellenspannungswerte und damit bezüglich der Ladungsübertragungscharakteristiken weitestgehend aneinander angeglichen sind. Die in dem Kondensator am Schaltungsknoteu N gespeicherte Ladung wird in zwei Teile aufgeteilt von denen der eine über den Transistor 73 auf den Kondensator am Schaltungsknoten N1 und der übrige Teil über den Transistor 73' auf den Kondensator am Schaltungsknoten N 2 übertragen wird. An den Schaltungsknoten N1 ist eine erste Eimerketten-Anordnung angeschlossen, die die am Schaltungsknoten N 1 gespeicherte Ladung zum Schaltungsknoten Λ'3 überträgt An den Schaltungsknoten N 2 ist eine Eimerketten-Anordnung angeschlossen, die die am Schaltungsknoten Λ/2 gespeicherte Ladung zum Schaltungsknoten N 4 überträgt Mit dieser einfachen, in F i g. 4 gezeigten, Schaltungskonfiguration wird für die in die Eimerketten-Anordnung aus den Transistoren 70 bis 72 eingegebene Ladung eine präzise Ladungsteilung erreicht Die Genauigkeit dieser hälftigen Ladungsaufteilung hängt lediglich von den Toleranzen der Photolithographie- und übrigen Halbleiterprozeßparameter ab. Dieser Ladungsteilungsvorgang kann nun in Richtung auf eine höhere Auflösung erweitert werden, worauf im folgenden eingegangen wird.
Fig.5 zeigt eine Drei-Bit-Abschwächschaltung mit binärer Gewichtung für eine Anwendung in einer Eimerketten-Anordnung mit gewichteten Anzapfstellen, wobei ein Teüfaklöf 2 bcuuUi wird. Die schaitungsmäßige Eingangsseite der Eimerketten-Anordnung mit Vf als Eingangssignal besteht aus dem mit dem θ 1-Impuls gesteuerten Transistor 71 sowie aus dem mit dem 02-ImPuIs gesteuerten Transistor 72. Am Schaltungsknoten N1 an der Drain von 72 wird das Signal aufgeteilt in die beiden Eimerketten-Zweige 73 bis 77 einerseits und 710 sowie 711 andererseits. Die eine Hälfte des Analogsignals am Schaltungsknoten N1 wird zum ausgangsseitigen Schaltungsknoten N 2 übertragen. Die andere Hälfte wird zum Schaltungsknoten N 3 an der Drain von 711 übertragen. Die am Knoten Λ/3 gespeicherte Ladung wird dann wiederum hälftig aufgeteilt, wobei eine Hälfte über die Eimerketten-Anordnung aus 712 bis 714 und die übrige Hälfte über den Eimerketten-Zweig aus 717 sowie 718 zum Schaltungsknoten N 5 übertragen wird. Somit beträgt die Amplitude des zum Schaltungsknoten Λ/4 übertragenen Signals V4 der Eingangsspannung VE. Die am Schaltungsknoten NS gespeicherte Ladung wird dann wiederum hälftig aufgeteilt, wobei eine Hälfte über 719 zum ausgangsseitigen Schaltungsknoten Λ/6 gelangt und Vg der Eingangsspannung repräsentiert, während die übrige Hälfte über 722 zum Schaltungsknoten N 7 übertragen wird. Durch selektives Einschalten der FET-Schalter 78 und 79 am Ausgang Λ/2 sowie von 715 und 716 am Ausgang /V 4 und schließlich von 720 und 721 am Ausgang N6 werden auf der positiven Analog-Sammelleitung 2 bzw. der negativen Sammelleitung 4 mit den Gewichtsfaktoren V2, V4 und V8 bewertete Signalanteile erzeugt. Über die Summierschaltung 6 werden die auf den Sammelleitungen 2 und 4 vorhandenen Signalwerte zum Ausgangssignal TW aufaddiert. Der mit der negativen Sammelleitung 4 verbundene Transistor 723 kann selektiv den Ve-Wert mit negativem Vorzeichen zum Signal TWhinzufügen. Wie aus der folgenden Tabelle hervorgeht, kann mit dem Transistor 723 an der Sammelleitung 4 das Ausgangssignal 7Win 'Λ-Inkrementen von —1 bis + 3Λ von Ve gehen. Mit 723 an der Sammelleitung 2 geht der Ausgang TWvon —ZU auf +1 und zwar eben-
28 Ol
falls in '/rlnkrementen. Werden die Sammelleitungen 2 und 4 miteinander verbunden, geht das resultierende Signal in Ve-Inkrementen von 0 bis +1. Die Flip-Flop-Schaltglieder A, B und C steuern den Schaltzustand der FET TS, 79, 7Ί5, 7Ί6 bzw. Γ20, Γ21. Ein seriell gewichtetes Wortsignal kann dabei zur Steuerung der Flip-Flop-Schaltkreise an der zugehörigen Steuerleitung angelegt werden.
A B C C TW lfl
O O O O -Va
O O 1 O -3U
O 1 O O -2U
O 1 1 O -1Ia !5
1 O O O O
1 O 1 O + V4
1 1 O O + 2Ia
1 1 1 O + 3It
20
Die derart strukturierte Abzweig- und Teilschaltung zur Bereitstellung gewichteter Ausgänge in einer Eimerketten-Anordnung bietet eine genauere Gewichtungsmöglichkeit eines Signals, als das bisher für monolithische Analog-Schaltungen möglich war.
In F i g. 6 ist eine alternative Ausführungsform eines Digital-Analog-Umsetzers dargestellt. Der dortige Eingangstransistor TO kann auf zwei Arten benutzt werden. Einmal kann das serielle digitale Eingangssignal, das den nächsten umzusetzenden Wert repräsentiert, an der Source von TO eingegeben werden, wobei dessen Gate über θ\ getaktet ist Die Umsetzgenauigkeit hängt dabei von der Genauigkeit der digitalen Eingangssignalpegel ab. Zum andern kann das serielle digitale Eingangssignal der Gate-Elektrode von TO zügeführt werden, wobei mit der Source-Elektrode von TO das entsprechende Referenzpotential Vr verbunden ist.
Eine besondere Genauigkeit der digitalen Spannung ist dabei nicht erforderlich, jedoch sollten häufige Wechsel der Binärstellen vorliegen, um lange Ketten von O-Bitstellen zu vermeiden. In beiden Fällen wird der genaue abgetastete Ladungswert an der Drain von TO in normaler Eimerketten-Betriebsweise auf den Schaltungsknoten N1 übertragen, wo er in zwei gleiche Hälften aufgeteilt wird, von der die erste über den Transistor T2 und die zweite Hälfte über den Transistor TS weitergeleitet wird In gleicher Weise wird die verbleibende eine Hälfte der Eingangsladung weiter auf T3 übertragen, wo sie dann am Schaltungsknoten N 2 erneut halbiert wird und V4 der Eingangsladung über T4 und das andere 1A, über den Transistor TiQ weiterübertragen wird. Eine ähnliche Betriebsweise erfolgt in den nachfolgenden Stufen an den Schaltungsknoten N3 bis Nm+1. Der Transistor Γ9 gibt demnach an seiner Drain einen halben Ladungswert aus, wenn auf dem Kondensator am Schaltungsknoten Ni ein Binärwert »1« gespeichert ist Transistor TU gibt 1A der Einheitsladung aus, wenn ein Binärwert »1« auf dem Kondensator am Schaltungsknoten N 2 gespeichert ist usw., so daß am Ausgang O eine resultierende Ladung in Form der Summe der Ladungsausgänge von den Transistoren T9, 7"1I, TA3 usw. als analoge Entsprechung für die binäre Eingangsinformation der Eimerketten-Anordnung auftritt
Beispielsweise beträgt bei Verbindung der Source-Elektroden von Tm und Tn mit dem vorhergehenden Schaltungsknoten der Ausgang von Tm+1 Vi6 des Eingangswertes. Wird in die Anordnung das Binärwert 1011 (mit der geringsten Wertstelle vorn) auf eine der zwei oben geschilderten Arten eingegeben, werden Γ9, TU, Γ13 und Tn+\ das ursprüngliche Eingangssignal auf '/2, V4, Ve bzw. V16 unterteilen, so daß das kombinierte Ausgangssignal am Schaltungsknoten von Tn +1 dem ursprünglichen Eingangssignal multipliziert mit dem Faktor V2(I) + V4(O)-I- V8(I)H- V16(I),d.h., 1V16 betragen.
Der Sourcefolger-Transistor 14 dient als Isolierpuffer zwischen dem Schaltungsknoten Nn+\ und dem Ausgang, und die Ausgangsspannung an der Klemme O ist somit eine spannungsmäßige Entsprechung der Spannung an diesem Schaltungsknoten. Damit steht ein genauer Digital-Analog-Umsetzer in einer Eimerketten-Anordnung für einen hochintegrierten Schaltkreisaufbau zur Verfügung.
Obwohl die Erfindung anhand von Ausführungsbeispielen unter Verwendung von Eimerketten-Anordnungen erläutert wurde, können auch andere Arten von Ladungsübertragungsanordnungen benutzt werden, z. B. die sogenannten ladungsgekoppelten (CCD)-Schaltungen.
Hierzu 2 Blatt Zeichnungen

Claims (6)

28 Ol 272 1 2 tor der ersten Stufe auf den Kondensator der nächstfol- Patentansprüche: genden Stufe übertragen wird. Im allgemeinen verwendet ein zweiphasiges Schiebe-
1. Schaltungsanordnung zur Durchführung einer register zwei nichtüberlappende Taktimpulse Φ1 und gewichtsfaktorabhängigen Ladungsteilung und 5 Φ ί. In einem solchen Schieberegister enthält zu einem -Übertragimg, insbesondere für die Verwendung in gegebenen Zeitpunkt lediglich eine Hälfte der Speicher-Digital-Analog-Umsetzern und Transversalfiltern. kondensatoren einen Signalwert.
enthaltend mehrere in einem ersten Ladungsüber- In Fig. 1 findet sich eine symbolische^Darstellung eitragungszweig hintereinandergeschaltete Ladungs- nes bekannten TransversalfÜters, das aus einer Felge Übertragungsstufen, die jeweils zwischen den La- io von Verzögerungsgliedern D besteht, die von einer eindungsübertragungsstufen liegende Schaltungskno- gangsseitigen Signal-Abtastschaltung S gespeist werten mit daran angeschlossenen Schakungsmitteln den, wobei die Schaltungsknoten zwischen den Verzözur Einprägung der jeweiligen Gewichtung aufwei- gerungsgliedern D jeweils mit weiteren Schaltungsmitsen, gekennzeichnetdurch mindestens eine teln Ai bis hm zur Berücksichtigung eines für die jeweilian einem Schaltungsknoten (N) vorgesehene Auftei- 15 ge Anzapfung geltenden Gewichtsfaktors verbunden lung in zwei parallele Teil-Ladungsüberrragungs- sind, deren jeweilige Ausgänge ihrerseits zu einem Auszweige mit jeweils mindestens einer an den Schal- gangssignal aufsummiert werden. Im Betrieb wird dem tungsknoten (N) angeschlossenen Ladungsübertra- Transversalfilter ein Eingangssignal VE mit einer ersten gungsstufe mit hinsichtlich ihrer Ladungsübertra- Signalform zugeführt, das durch die Verzögerungsgliegungseigenschaften einander angeglichener Charak- 20 der D sequentiell verzögert wird, so daß die derart verteristik. sowie einer an diesem Schaltungsknoten (N) zögerten Entsprechungen des Abtastsignals V£, nämlich vorgesehenen hälftigen Aufteilung der dort gespei- V1 bis Vn* jeweils mit den für die Anzapfpunkte geltencherten Ladung auf die in den beiden parallelen Teil- den Gewichtsfaktoren Ai bis hm multipliziert werden, Ladungsübertragungsstufen liegenden Ladungs- worauf die gewichteten Produkte zur Bereitstellung des Übertragungsstufen, und durch eine die Ausgänge 25 Ausgangssignals aufsummiert werden. Die gesamte der jeweiligen Teil-Ladungsübertragungszweige zu- Übertragungsfunktion kann durch Programmierung der sammenfassende Summierschaltung (6). jeweiliges» Gewichtsfaktoren festgelegt werden (vgl.
2. Schaltungsanordnung nach Anspruch 1, da- US-PS 39 97 973).
durch gekennzeichnet, daß die Ladungsübertra- Fig.2 zeigt eine konventionelle Eimerkettenanordgungsstufen als Eimerkettenanordnung ausgebildet 30 nung, die als untereinander verbundene Folge von Versind, zögerungsgliedern arbeitet Bei der anhand von F i g. 3
3. Schaltungsanordnung nach Anspruch 1, da- illustrierten Anordnung wird eine mit Präzisionswiderdurch gekennzeichnet, daß die Ladungsübertra- ständen aufgebaute Spannungsteilertechnik eingesetzt, gungsstufen als Ladungskopplungsanordnungen um die Gewichtsfaktoren an den Anzapfstellen an den (CCD) ausgebildet sind. 35 Knotenpunkt aufeinanderfolgender FET-Paare im Rah-
4. Schaltungsanordnung nach einem der vorherge- men der Eimerkettenanordnung zu realisieren. Im Behenden Ansprüche, dadurch gekennzeichnet, daß die trieb tritt am Schaltungsknoten zwischen Drain von Π eingangsseitig mit jeweils einem Schaltungsknoten und Source von T2 eine auf dem Kondensator gespeigekoppelten Ladungsübertragungsstufen in den cherte Ladung auf, deren Größe dem zu gewichtenden Teil-Ladungsübertragungszweigen aus in einem ge- 40 Analogsignal entspricht. Die dieser Ladung entspremeinsamen Halbleitersubstrat in enger Nachbar- chende Spannung wird dem Gate des Transistors Q1 schaft ausgebildeten Halbleiteranordnungen beste- zugeführt, dessen Drain mit einer positiven Spannungshen. quelle und dessen Source mit einem Präzisionswider-
5. Schaltungsanordnung nach einem der vorherge- standsteiler Ria—Rib verbunden ist Die Höhe der henden Ansprüche, dadurch gekennzeichnet, daß 45 Ladung am Schaltungsknoten zwischen Π und T2 beder Eingang der hintereinandergeschalteten La- stimmt die Leitfähigkeit des Transistors Q1 und somit dungsübertragungstufen mit einer Binärsignalquelle die Signalamplitude am Ausgang Q1 an der Source des für die bitweise seriell zuzuführenden und zu unter- Transistors Q1. Problematisch bei dieser Lösung ist. teilenden Eingangssignale gekoppelt ist daß bei Ausführung in integrierter Schaltkreistechnik
6. Schaltungsanordnung nach einem der vorherge- 50 die Genauigkeit der Widerstände R\ bis Rn nicht innerhenden Ansprüche, dadurch gekennzeichnet, daß die halb der gewünschten engen Toleranzen gehalten wersukzessive Ladungsteilung jeweils in ganzzahligen den kann. Der Aufbau solcher Schaltungen in integriervielfachen des Teilungsfaktors V2 erfolgt ter Form wird dadurch praktisch unmöglich.
Schließlich ist in der US-Patentschrift 38 09 923 ein
55 Transversalfilter mit einstellbaren Gewichtsfaktoren für
ein Eimerketten-Schieberegister behandelt Zwar wird auch dort eine Ladungsaufteilung angestrebt, diese er-
Die Erfindung betrifft eine Schaltungsanordnung ent- fordert aber die Verfügbarkeit von Analogsignalen für
sprechend dem Oberbegriff des Patentanspruchs 1. die Gewichtung. Somit ist bei dieser Lösung die erreich-
Eimerketten-Schieberegister, die auf dem Konzept eo bare Genauigkeit direkt Abhängigkeit von der Genau-
der von Stufe zu Stufe abnehmenden Ladungsübertra- igkeit der Analogsignale, deren Toleranzen nicht nur
gung basieren, sind in einem Artikel von F. L J. Sang- von den Toleranzen der verfügbaren Spannungsquellen,
ster, »The Bucket Brigade Delay Line: A Shift Register sondern auch von den Toleranzen einer Vielzahl von
for Analogue Signals«, in Philips Technical Review, Vol. damit schaltungsmäßig zusammenhängenden Halblei-
31, No. 4,1970 auf den Seiten 92 bis 110 behandelt Jede 65 terbauelementen abhängt
Schieberegisterstufe benutzt dabei einen Transistor und Es ist Aufgabe der Erfindung, eine demgegenüber
einen Kondensator und wird betrieben, indem die in hinsichtlich der Genauigkeit der Gewichtung verbesser-
einer ersten Stufe vorhandene Ladung vom Kondensa- te Schaltung der eingangs genannten Art anzugeben,
DE2801272A 1977-01-19 1978-01-13 Schaltungsanordnung zur Durchführung einer gewichtsfaktorabhängigen Ladungsaufteilung und -übertragung Expired DE2801272C2 (de)

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