DE2530034B2 - Zaehler zum zaehlen von taktsignalen - Google Patents
Zaehler zum zaehlen von taktsignalenInfo
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- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
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Description
Die Erfindung betrifft einen Zähler, bestehend aus einem Inverter und Schieberegistern, der sich für einen
integrierten Schaltkreis unter Verwendung von Oberflächen-Feldeffekttransistoren
eignet.
Die US-PS 37 66 408 beschreibt einen Zähler mit einer Zahlenbereichsänderung von n, der einen Inverter
und n— 1 Einbit-Schieberegister aufweist und welcher ein Ausgangssignal mit einer Frequenz von dem
1/n-fachen der Frequenz der zu zählenden Taktimpulse
liefert. Bei diesem Zähler sind die Einbii-Schieberegister in Kaskade geschaltet, wobei jedes ein Dateneingabe-
jo Halbbit-Schieberegister sowie ein Datenauslese- oder
Datenausgabe-Schieberegister aufweist und wobei der Inverter zwischen das Schieberegister der (n-l)-ten
Stufe und das Schieberegister der ersten Stufe geschaltet ist.
Jedes Schieberegister der ersten bis (n-2)-ten Stufe
oder der zweiten bis (n-l)-ten Stufe weist eine zusätzliche bzw. Riickstellklemme auf, und es vermag in
Abhängigkeit von den zu zählenden Taktsignalen einen an seinen Eingang angelegten Datenimpuls zu seinem
Ausgang zu übertragen, wenn der zusätzliche Eingang auf einem ersten Spannungspegel liegt, und an seinem
Ausgang einen vorbestimmten Spannungspegel einzustellen, wenn der zusätzliche Eingang auf einem zweiten
Spannungspegel oder -wert liegt. Wenn jedes Schieberegister der ersten bis (n—2)-ten Stufe einen zusätzlichen
Eingang besitzt, ist der Ausgang des (n-l)-ten Schieberegisters an den zusätzlichen Eingang dieser
Schieberegister angekoppelt, und wenn jedes der zweiten bis (n—l)-ten Schieberegister einen zusätzlichen
Eingang besitzt, ist der Ausgang des Inverters an die zusätzlichen Eingänge dieser Schieberegister angekoppelt.
Im zuerst genannten Fall ist der zusätzliche Eingang der Schieberegister an ein Datenausgabe-Halbbit-Schieberegister
der Einbit-Schieberegister angeschlossen, während im zweitgenannten Fall der zusätzliche Eingang der Schieberegister an ein Dateneingabe-Halbbit-Schieberegister
der Einbit-Schieberegister angekoppelt ist.
Beim vorstehend umrissenen Zähler mit der Zahlen-
no bereichsänderung von η sind n-1 Einbit-Schieberegister
oder 2(/7—1) Halbbit-Schieberegister erforderlich. Bei einem Zähler mit dem Verhältnis 11 sind z. B. zehn
Einbit-Schieberegister und somit zwanz.g Halbbit-Schieberegister nötig.
hi In neuerer Zeit verwenden z. B. elektronische
Tischrechner usw. hochdichte integrierte Schaltkreise, für deren Herstellung es wünschenswert ist, die Zahl der
in einem Schaltkreis für eine Funktion vorgesehenen
Bauteile möglichst klein zu halten.
Aufgabe der Erfindung ist damit die Schaffung eines Zählers, der eine Zählung in einem gewünschten
Zählverhältnis unter Verwendung einer kleineren Zahl von Schieberegistern durchzuführen vermag.
Diese Aufgabe wird bei einem Zähler zum Zählen von Taktsignalen, bestehend aus 2n+ 1 in Kaskade geschalteten
Stufen mit je einem Eingang und einem Ausgang, von denen die eine Stufe ein Inverter ist und die
restlichen 2/7-Stufen erste bis 2n-te Halbbit-Schieberegisterstufen
sind, die jeweils an ihrem Ausgang einen Ausgangszustand entsprechend einem Eingangsdatenzustand
am Eingang in Abhängigkeit von zu zählenden Taktsignalen erzeugen, wobei die ungeradzahligen und
die geradzahligen Schieberegisterstufen in Abhängigkeit von den Taktsignalen abwechselnd betätigt werden,
wobei mindestens eines der Halbbit-Schieberegister einen zusätzlichen Eingang aufweist und an seinem
Ausgang einen Ausgangszustand entsprechend Eingangsdaten an einem Eingang zu erzeugen, wenn sich
der Zusatzeingang auf einem ersten Spannungspegel befindet, und den Ausgang auf einen vorbestimmten
Spannungspege! einzustellen vermag, wenn sich der Zusatzeingang auf einem zweiten Spannungspegel
befindet, und wobei Einrichtungen zur Verbindung des Ausgangs der letzten Stufe der Kaskadenschaltung mit
dem Eingang ihrer ersten Stufe und dem Zusatzeingang mindestens einer der Halbbit-Schieberegisterstufen
vorgesehen sind, erfindungsgemäß dadurch gelöst, daß mindestens eine f V-te Stufe) der geradzahligen zweiten
bis 2(/7— l)-ten Halbbit-Schieberegisterstufen oder mindestens eine (V-te Stufe) der ungeradzahligen
dritten bis (2n —3)-ten Halbbit-Schieberegisterstufen
den Zusatzeingang aufweist und daß die Inverterstufe an den Eingang einer der ersten bis V-ten Schieberegi- J5
sterstufen oder an den Ausgang einer der Y-ien bis 2n-ten Schieberegisterstufen angeschlossen ist.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es
zeigen
Fig. 1 bis 6 Blockschaltbilder von Zählern gemäß spezieller Ausführungsformen der Erfindung,
F i g. 7 eine graphische Darstellung zur Erläuterung der Arbeitsweise des Zählers gemäß F i g. 3 und
Fig. 8 bis 10 Schaltbilder von Zählern gemäß der
Erfindung, bei denen Oberflächen-Feldeffekttransistoren verwendet werden.
F i g. I veranschaulicht eine Ausführungsform der
Erfindung, bei welcher ein Inverter In sowie η
Einbit-Schieberegister, z. B. sieben Einbit-Schieberegister S1-S7 in Kaskaden geschaltet sind, wobei der
Ausgang des Schieberegisters der letzten Stufe (Sj in
Fig. 1) an den Eingang des Inverters In angekoppelt ist.
jedes Einbit-Schieberegister besteht aus eine.n Dateneingabe-Halbbit-Schieberegister
und einem Datenlese- oder -ausgabe-Halbbit-Schieberegister, und es wird zum
Eingeben von an einen Eingang /angelegten Eingangsdaten in Abhängigkeit von einem Einschreibtaktsignal
<P\ und zum Auslesen oder Ausgeben der Eingangsdaten an einem Ausgang O in Abhängigkeit von einem t>o
Ausgabetaktsignal Φ2 betätigt. Die ersten bis A"-ten
Schieberegister (mit X = 3 in diesem Fall) weisen jeweils einen zusätzlichen oder Rückstelleingang /'auf,
der an den Ausgang des Schieberegisters der letzten Stufe(d. h.5?)angekoppelt ist. f>>
Das Schieberegister mit dem zusätzlichen Eingang /' vermag einen Datenimpuls am Eingang / in Abhängigkeit
von Taktsignalen Φ\ und Φ2 zum Ausgang O des
Schieberegisters zu übertiagen, wenn der zusätzliche
Eingang /'auf einem ersten Spannungspegel, z. B. einer einer logischen »0« entsprechenden Spannung liegt, und
am Ausgang O einen vorbestimmten Spannungspegel, z. B. einen der logischen »0« entsprechenden Spannungspegel
zu liefern, wenn der zusätzliche Eingang /' des Schieberegisters auf einem zweiten Spannungspegel,
z. B. einem solchen entsprechend einer logischen »1« liegt. Bei der Anordnung gemäß Fig. 1 ist der
zusätzliche Eingang /' des Schieberegisters an die Ausgangsstufe des Einbit-Schieberegisters oder an das
Datenausgabe-Halbbit-Schieberegister angekoppelt. Wenn sich daher der zusätzliche Eingang /' des
Schieberegisters auf dem einer logischen »1« entsprechenden Spannungspegel befindet, wird der Ausgang O
oder Schieberegisters zwangsweise in den Zustand einer logischen «0« gebracht.
Beim Zähler gemäß Fig. I sei angenommen, daß die Ausgänge der Schieberegister Si — 57 anfänglich im
»0«-Zustand vorliegen, so daß der Ausgang des Inverters In den »!«-Zustand besi'zt. In diesem FaIi sind
sieben aufeinanderfolgende Paare von Taktsignalen Φι, 02 nötig, um alle Ausgänge der Schieberegister S] — S7
durch das Ausgangssignal »1« des Inverters In in den
Zustand »1« zu bringen. Wenn das Ausgangssignal des Schieberegisters 57 zu einer »1« wird, werden die
Ausgänge O der Schieberegister S\ — Sj mit dem
zusätzlichen Eingang /'sowie der Ausgang der Inverter In in den »0-Zustand gebracht. Um die Ausgänge der
Schieberegister St —S7 durch die Ausgangssignale »0«
des Inverters In und der Schieberegister S1-S3 in den
»0«-Zustand zu bringen, sind anschließend vier weitere Paare von Taktsignalen Φ|,Φ2 erforderlich.
Da die Ausgänge des Inverters /„ und der Schieberegister
Si — S7 durch den Eingang der aufeinanderfolgenden Paare von Taktsignalen Φι und Φ7 in die
ursprünglichen Zustände »1« bzw. »0« zurückgestellt werden können, arbeitet der Zähler gemäß Fig. 1
ersichtlicherweise als Verhältnis-11-Zähler, wobei die Frequenz jedes Ausgangssignals des Inverters /„und der
Schieberegister Si — S7 zu einem Siebentel der Frequenz der Taktsignale Φι und Φι wird.
Wenn bei den η Einbit-Schieberegistern die fortlaufenden
Schieberegister der ersten bis X-ten Stufe (mit X = eine ganze Zahl von 2 - η — 2) mit einem zusätzlichen
Eingang /' an den Ausgang des Schieberegisters der /7-ten Stufe angekoppelt sind, wird ein Zähler mit einem
Verhältnis von 2n—X gebildet. Die Anordnung gemäß Fig. 1 entspricht dem Fall, in welchem /7=7 und X=3
gilt. Bei dieser Ausführungsform kann der Inverter In
zwischen das Dateneingabe-Halbbit-Schieberegister und das Datenausgabe-Halbbit-Schieberegister im Einbit-Schieberegister
Si der ersten Stufe eingeschaltet sein.
Wenn die Ausführungsform gemäß F i g. 1 als 2n-Halbbit-Schieberegister angesehen wird, weisen die
fortlaufend mit geraden Zahlen bezeichneten Stufen vom Halbbit-Schieberegister der zweiten Stufe (entsprechend
dem Datenausgabe-Halbbit-Schieberegister im Schieberegister Si der ersten Stufe) bis zum 2A"-ten
Halbbit-Schieberegister (entsprechend dem Datenausgabe-Halbbit-Schieberegister im Einbit-Schieberegister
der A"-ten Stufe) einen zusätzlichen Eingang /'auf.
Der Verhältnis-11-Zähler gemäß Fig. 1 besteht aus
sieben Einbit-Schieberegistern, so daß gegenüber dem herkömmlichen Zähler drei Schieberegister eingespart
werden können und somit die Zahl der Bauteile erheblich verringert wird. Jedes Schieberegister S4-S7
kann dabei ebenfalls einen zusätzlichen Eingang aufweisen. Wenn normalerweise eine Spannung entsprechend
einer logischen »0« an die zusätzlichen Eingänge der Schieberegister S* - Sj angelegt wird, wird
ein Betrieb mit dem gleichen Teil- oder Zählverhältnis durchgeführt. Dies bedeutet, daß alle Schieberegister
jeweils einen zusätzlichen Eingang aufweisen können, und wenn der zusätzliche Eingang der erforderlichen
Schieberegister an den Ausgang des Schieberegisters der letzten Stufe angekoppelt ist, kann der gewünschte
Teiler- oder Zahlenbereichsänderungsbelrieb durchgeführt werden.
Fig. 2 veranschaulicht einen Verhältnis-11 -Zähler
oder Zahlenbereichsänderungs-l 1-Zähler, bei dem nur
beim Schieberegister S3 der dritten Stufe der zusätzliche Eingang /'an den Ausgang Odes Schieberegisters der
letzten Stufe Sj angekoppelt ist. Bei der Ausführungsform gemäß Fig. 2 kann der Inverter In an einen
beliebigen Punkt zwischen dem Ausgang eines Dateneingabe-Halbbit-Schieberegisters
im dritten Einbit-Schieberegister S3 mit dem zusätzlichen Eingang /'und
dem Eingang des Dateneingabe-Halbbit-Schieberegisters des ersten Einbit-Schieberegisters S\ angeschlossen
sein.
Bei dieser Ausführungsform sei angenommen, daß die Ausgänge der Schieberegister S1-S7 anfänglich im
»O«-Zustand stehen, so daß sich der Ausgang des Inverters /„ demgemäß im »!«-Zustand befindet. In
diesem Fall sind fünf aufeinanderfolgende Paare von Taktsignalen Φ\, Φ2 erforderlich, um die Ausgänge der
Schieberegister Sz-Si durch das Ausgangssignal »i«
des Inverters In in den Zustand »1« zu versetzen. Wenn
das Ausgangssignal des letzten Schieberegisters Sj zu
einer »1« wird, wird das Ausgangssignal des dritten Schieberegisters S3 zur »0«. Um die Ausgänge der
Schieberegister Sa-Sj durch das Ausgangssignai »0«
des Schieberegisters Sj in den »0«- oder Null-Zustand zu
bringen, sind außerdem die nächsten vier aufeinanderfolgenden Paare von Taktsignalen Φ\, Φ2 erforderlich.
Zu dem Zeitpunkt, an welchem das Ausgangssignal des Schieberegisters Sj zur »0« wird, sind die Ausgangssignale
der Schieberegister Si und S2 im »!«-Zustand. Um
nun die Ausgangssignale der Schieberegister Si und S2 in
den Null-Zustand zu versetzen, sind die beiden folgenden Paare von Taktsignalen Φ\, Φ2 nötig. Wie aus
den vorstehenden Ausführungen hervorgeht, werden die Ausgänge der Schieberegister S1—S7 bei Eingang
der elf Paare von Taktsignalen Φ\, Φ2 sämtlich in den
ursprünglichen Null-Zustand zurückgeführt, so daß der Zähler gemäß Fig. 2, ebenso wie der Zähler gemäß
Fig. 1, eine Zählung auf der Grundlage eines Verhältnisses
von 11 durchführt.
Es sei angenommen, daß bei der Ausführungsform von F i g. 2 eine Zahl von η Schieberegistern vorgesehen
ist. Wenn in diesem Fall bei einem X-ten Schieberegister ein zusätzlicher Eingang /' an den Ausgang des
Schieberegisters der n-ten Stufe angekoppelt ist, erfolgt die Zählung im Verhältnis von 2n-A"(mit X = eine
ganze Zahl von 1 bis n/2), wenn η eine gerade Zahl ist,
und von 1 bis (n— l)/2, wenn η eine ungerade Zahl ist. Bei der Ausführungsform gemäß F i g. 2, bei welcher
π = 7, können alle Schieberegister Si -S3 einen zusätzlichen
Eingang /'aufweisen. Wenn z. B. das Schieberegister Si einen zusätzlichen Eingang /'aufweist, wird eine
Zählung mit Zahlenbercichsändcrung von 13 (2 ■ 7- 1 = 13) durchgeführt. Ist dagegen das Schieberegister
S1. mil einem solchen F.ingang /' verschen, wird
eine Zählung mit Zahlcnberachsänderung von 12
(2 ■ 7-2=12) durchgeführt. Im zuerst genannten FaI
sollte der Inverter /„ an den Eingang oder Ausgang de. Dateneingabe-Halbbit-Schicberegistcrs im Schieberc
gister Si angekoppelt sein, während er im zweitgenann
r) ten Fall zwischen den Eingang des Dateneingabe-Halb
bit-Schieberegisters im Schieberegister S2 und der Ausgang des entsprechenden Halbbit-Schiebcregisten
im Schieberegister S] eingeschaltet ist.
Wenn die Ausführungsform gemäß F i g. 2 als Zählci mit einer Zahl von 2/7-Halbbit-Schicberegistern angesc
hen wird, braucht nur das Datenausgabc-Halbbit-Schic
bcregistcr in einer 2,Y-ten Stufe einen zusätzlicher
Eingang aufzuweisen, vorausgesetzt, daß X eine ganz( Zahl von 1 bis n/2, wenn π eine gerade Zahl ist, und von :
bis (/7 — l)/2 ist, wenn η eine ungerade Zahl ist.
Fig.4 zeigt noch eine andere Ausführungsform dei
Erfindung, bei welcher Einbit-Schieberegisler S2 — S
jeweils einen zusätzlichen bzw. Zusatzeingang I besitzen. An den Ausgang des Schieberegisters S? dci
letzten Stufe ist ein Inverter /„ angekoppelt, desser Ausgang mit dem Eingang des ersten Schieberegister:
Si sowie den zusätzlichen Eingängen /'der Schieberegi
ster S2 —S4 verbunden ist. Bei dieser Ausführungsforn
sind die Zusatzeingänge /'der Schieberegister S2 — Si ar
ihrer Eingangsstufc oder das Daten-Halbbit-Schiebere
gister angeschlossen. Wenn der Zusatzeingang /' dei Schieberegister S2-S, z.B. auf dem Spannungspege
»1« liegt, überträgt jedes Schieberegister S2-S4 einer Datenimpuls am Eingang /des betreffenden Schiebere
gisters S2-S4 zu seinem Ausgang O in Abhängigkei von Taktsignalen Φι, Φ?. Wenn dagegen der Zusatzein
gang /'der Schieberegister S2-S4 am Spannungspege »0« liegt, vermag jedes Schieberegister S2-S4 der
Ausgang O auf einen vorbestimmten Spannungspege zu bringen, beispielsweise auf einen solchen entspre
chend einer logischen »0«. Wenn sich alle Ausgänge dei Schieberegister S1-S7 anfänglich im »0«-Zustanc
befinden und sich der Ausgang des Inverters /„ mithin irr
»!«-Zustand befindet, sind sieben aufeinanderfolgende Paare von Taktsignalen Φι, Φ2 erforderlich, um die
Ausgänge der Schieberegister Si — Sj durch der
»!«-Ausgang des Inverters /„ in den »!«-Zustand zi
bringen. Wenn der Ausgang des Schieberegisters Sj zui
»1« und mithin der Ausgang des Umsetzers In zur »Oo
wird, werden die Ausgänge bzw. Ausgangssignale dei Schieberegister S2-S4 im Synchronismus mit derr
nächsten Datenausgabe- bzw. Herauslesesignal Φ2 zi
»0«. Um nun den Ausgang der Schieberegister S5 — S-, durch den »0«-Ausgang der Schieberegister S| — St ir
den »0«-Zustand zu bringen, d. h. um alle Ausgänge dei Schieberegister S1-S7 in den ursprünglichen »0«-Zustand
zurückzuführen, sind weiterhin die als nächstes folgenden drei Paare von Taktsignalen Φι, Φ;
erforderlich. Da alle Ausgänge der Schieberegister Si — Sj durch die Ankunft von elf aufeinanderfolgender
Paaren von Taktsignalen in den Ausgangszustanc zurückgestellt werden, wird - wie aus den obiger
Ausführungen hervorgeht, eine Zählung im Verhältnis von 11 durchgeführt.
Wi Wenn η Einbit-Schieberegister vorgesehen sind
können die aufeinanderfolgenden Schieberegister der zweiten bis X-ten Stufe (X = eine ganze Zahl von
3_ n-\) einen Zusatzeingang /'aufweisen. In diesem Fall wird eine Zählung im Verhältnis von 2π-(λ"-ΐ;
ο; durchgeführt. Die Ausführungsform von F i g. 4 veranschaulicht
den Fall, in welchem n=7 und X=4 gilt. Der Inverter In kann an einen beliebigen Punkt zwischen
dem Ausgang des Datcneingabc-Halbbit-Schiebcrcgi-
sters im Einbit-Schieberegister der X-ten Stufe und dem
Ausgang des Einbit-Schieberegisters der n-ten Stufe angeschlossen sein. Es sei angenommen, daß bei der
Ausführungsform gemäß Fig. 4 2n-Halbbit-Schieberegister vorgesehen sind. In diesem Fall besitzen die
Halbbit-Schieberegister der mit ungeraden Ziffern bezeichneten Stufen (Dateneingabe-Halbbit-Schieberegister)
vom dritten Halbbit-Schieberegister (entsprechend dem Dateneingabe-Halbbit-Schieberegister im
zweiten Einbit-Schiebcregister S2) bis zum Halbbit-Schieberegister
der (2X-l)-ten Stufe (entsprechend dem Dateneingabe-Halbbit-Schieberegister im Einbit-Schieberegister
der A"-ten Stufe) einen Zusatzeingang. Der Inverter /„ kann dabei an den Ausgang eines der
Halbbit-Schieberegister der (2.Y-l)-ten bis 2n-ten
Stufe angeschlossen sein.
Fig. 5 veranschaulicht einen Verhältnis-11 -Zähler
oder Zahlenbereichsänderungs-11-Zähler, bei dem nur ein Einbit-Schieberegister Sa der vierten Stufe einen
Zusatzeingang /'aufweist. Es sei angenommen, daß alle Ausgänge der Schieberegister Si—S7 zunächst im
Zustand »0« stehen, so daß sich der Ausgang des Inverters /„im Zustand »1« befindet. In diesem Fall sind
drei aufeinanderfolgende Paare von Taktsignalen Φι, Φ2
nötig, um die Ausgänge der Schieberegister S5—S7 durch den Ausgang »1« des Inverters In in den
»1 «-Zustand zu bringen. Bei Ankunft der nächsten vier Paare von Taktsignalen Φ\, Ί>2 wird der Ausgang der
Schieberegister 5t — S4 zu einer »1«, und entsprechend
gelangt der Ausgang des Inverters In in den Zustand »0«.
Um nun den Ausgang der Schieberegister Ss — S7 durch
den »O«-Ausgang des Inverters In in den Zustand »0« zu
bringen, sind weiterhin die folgenden drei Paare von Taktsignalen Φ\, tf>2 erforderlich. Zu diesem Zeitpunkt
entsprechen die Ausgänge der Schieberegister S\— Sa einer »1«. Um den Ausgang jedes Schieberegisters
Si -St in den »0«-Zustand zu versetzen, sind weiterhin
die nachfolgenden vier Paare von Taktsignalen Φι — Φϊ
nötig. Dies bedeutet, daß der Ausgang jedes Schieberegisters bei Eingang der aufeinanderfolgenden elf Paare to
von Taktsignalen Φι, Φτ in den ursprünglichen
»0«-Zusland zurückgeführt wird. Infolgedessen wird eine Zählung von 14 durchgeführt.
Es sei angenommen, daß die Ausführungsform gemäß Fig. 5 η Einbit-Schieberegister aufweist. Wenn η eine
gerade Zahl ist, sollte eines der Einbit-Schieberegister der zweiten bis (n + 2)/2-ten Stufe einen Zusatzeingang
/' aufweisen. Wenn dagegen η eine ungerade Zahl ist, sollte eines der Einbit-Schieberegister der zweiten bis
(n+ l)/2-ten Stufe einen Zusatzeingang /'aufweisen, so Wenn das Einbit-Schieberegister der X-ten Stufe einen
solchen Zusatzeingang /'aufweist, kann eine Zählung im Verhältnis von 2n —(AT—I) erfolgen. Die Ausführungsform von Fig. 5 veranschaulicht den Fall mit η = 7 und
X = 4.
Die Ausführungsform gemäß F i g. 5 sei als 2n-l IaIbbit-Schicbcrcgistcr
aufweisend angeschen. In diesem Fall kann das HalbbitSchicbcregistcr der (2X-1)-ten
Stufe (entsprechend dem Datcneingabc-Halbbit-Sehiebcregister
im Einbit-Schiebcrcgistcr der X-ten Stufe) wi
einen Zusat/.cingang /'besitzen. Der Inverter /nkiinn an
den Ausgang eines der Halbbit-Schicbcregister der (2A'- l)-tcn bis2f)-ten Stufe angeschlossen sein.
F i g. 3 veranschaulicht einen Verhältnis-11-Zähler oder Zahlenbereichsänderungs-l 1-Zähler der Art ge- hr>
maß Fig. I. Hei dieser Aiisführungsform verwendet
jedes liinbit-SchiebeiTgistcr als Dateneingabe-! lalHbit-SchicberegiMer
einen taklgesteiierten Inverter 10, der
Eingangsdaten durch Anlegung von komplementären Taktsignalen Φι, Φι umzusetzen vermag, und als
Datenausgabe-Halbbit-Schieberegister ein taktgesteu ertes NOR-Glied 20, das im wesentlichen einen durch
komplementäre Taktsignale Φ2, Φ2 betätigten, taktge
steuerten Inverter aufweist. An die NOR-Glieder 20 dei Einbit-Schieberegister Si — Sj wird das Ausgangssigna
des taktgesteuerten Inverters 10, das Ausgangssigna des Einbit-Schieberegisters S7 der letzten Stufe sowie
ein Frei(gabe)signal auf einer Freisignalleitung 1 angelegt. Wenn das Freisignal und das Ausgangssigna
des Schieberegisters S7 beide auf dem Spannungspege »0« liegen, wirken die NOR-Glieder 20 als taktgesteuer
te Inverter. Wenn dagegen das Freisignal oder das Ausgangssignal des Schieberegisters S7 auf dem
Spannungspegel »1« liegt, vermögen die taktgesteuer ten bzw. getasteten NOR-Glieder ihre Ausgangssignale
unabhängig vom Ausgangssignal des entsprechenden taktgesteuerten Inverters 10 mit dem Spannungspegel
»0« abzugeben. Das Ausgangssignal des taktgesteuer ten Inverters 10 und das Freisignal auf der Freisignallei
tung 1 werden an die NOR-Glieder 20 in den Schieberegistern Sa — S7 angelegt.
Im folgenden ist die Arbeitsweise des Zählers gemäß F i g. 3 anhand von F i g. 7 erläutert.
Durch ein Freisignal mit einem Spannungspegel von »1« werden die Ausgänge A bis G der Schieberegiste
Si - S7 auf den SpannungspegeJ_ »0« gebracht, und
entsprechend wird der Ausgang G des Inverters In auf
den Spannungspegel »1« gebracht. Wenn das Freisignal zum Zeitpunkt /3 zu »0« wird, gelangt der Ausgang A
des Schieberegisters Si in den »0«-Zustand. Durch da Ausgangssignal A mit dem Spannungspegel »1« werden
die Ausgänge B-G der Schieberegister S2 —S7 in
Abhängigkeit von den Taktsignalen Φι und Φ2
fortschreitend in den »!«-Zustand versetzt. Zum Zeitpunkt r9 wird das Ausgangssignal G des letzten
Schieberegisters S7 zur »1«, während die Ausgänge A
bis C der Schieberegister Si — S3 in den Nullzustand gebracht werden. Anschließend gelangen die Ausgang
D bis G der Schieberegister Si — S7 der Reihe nach in
den »O«-Zustand. Zum Zeitpunkt /14 wird das Ausgangs
signal A des Schieberegisters Si zur »1«.
Dies bedeutet, daß die Ausgangssignale der Schiebe register Si - S7 und das Ausgangssignal des Inverters /(
sämtlich in den ursprünglichen Zustand zurückgeführi werden. Aus dem Wellenformdiagramm von F i g. 7 is
ersichtlich, daß die Ausgänge oder Ausgangssignale de Schieberegister Si — S7 und des Inverters /„ sämtlich eine
das 11 fache der Periode der Taktsignale Φι, Φ
betragende Periode besitzen.
Fig. 6 zeigt eine Ausführungsform eines Verhältnis 11-Zählers oder Zahlenbereichsänderungs-11-Zähler;
der Art gemäß F i g. 4. Bei dieser Ausführungsforn verwendet jedes Einbit-Schicbercgister ein taktgesteu
crtcs NAND-Glied 30 als Datencingabe-Halbbit-Sehie
bcregister und einen taktgesteuerten Inverter 40 al Da tcnausgabe-11 albbit-Schieberegister.
Während bei den Ausführiingsformen gemäß I'ig.:
und 6 das Frcisignal jedem Einbii-Schicberegistc zugeführt wird, ist die Anlegung des Frcisignals η ich
immer nötig. Das Freisignal kann mindestens einen I'iiibit-Schicbcregister aufgeprägt werden. Wenn de
Inverter /„ bei den Ausführungsformen gemäß F i g. 1
und b /wischen das Datencingabe-I lalbbit-Schieberegi
sler und das Datenaiisgabe-Halbbil-Schieberegiste
eines lünbit-Schicbcregislers eingeschaltet ist, könnet
das laktgcslcuerte NOR-Glied und das taktgesteiiL-rU
NAND-Glied durch das entsprechende NAND- bzw. NOR-Glied ersetzt werden.
Fig. 8 veranschaulicht eine Schaltungsanordnung eines Verhältnis-8-Zählers oder Zahlenbereichsänderungs-8-Zählers
unter Verwendung von fünf Einbit-Schieberegistern Si —Ss der Art gemäß Fig. 3. Ein
Inverter enthält komplementäre Oberflächen-Feldeffekttransistoren 61p, 62n, deren Source-Drain-Strecken
in Reihe zwischen eine VDD- bzw. das Taktsignal Φ2
liefernde S£eiseleitung 5 und eine VSS- bzw. das Taktsignal Φ2 liefernde Speiseleitung 6 eingeschaltet
sind. Die Gate-Elektroden der Transistoren 61p und 62n
sind an den Ausgang des Einbit-Schieberegisters S5 der letzten Stufe angeschlossen. Ein erstes Einbit-Schieberegister
Si weist einen taktgesteuerten Inverter IO als Dateneingabe-Halbbit-Schieberegister und ein taktgesteuertes
NOR-Glied 20 als Datenausgabe-Halbbit-Schieberegister auf. Dieser Inverter IO weist komplementäre
invertierende Transistoren 12p und 13n sowie komplementäre Schalttransistoren 11p und 14n auf. Die
Source-Drain-Strecken dieser Transistoren 11p, 12p, 13n und 14n sind in Reihe zwischen eine VDD-Speiseleitung
4 (bzw. Taktsignal Φ\ und eine VSS-Speiseleitung 7
(bzw. Taktsignal Φι) eingeschaltet. Die Gate-Elektroden der invertierenden Transistoren 12p und 13n sind mit
den Drain-Elektroden der Transistoren 61p und 61n im Inverter In verbunden. Die Taktsignale Φι und Φι
werden über die Taktleitungen 2 bzw. 9 an die Gate-Elektroden der Schalttransistoren 11p und 14n
angelegt. Das taktgesteuerte NOR-Glied 20 weist komplementäre invertierende Transistoren 22p und 23n
sowie komplementäre Schalttransistoren 21p und 24n auf. Die Source-Drain-Strecken dieser Transistoren 21p,
22p, 23n und 24n sind in Reihe zwischen die Leitungen 5 und 6 geschaltet. Die Gate-Elektroden der invertierenden
Transistoren 22p und 23n sind an die Drain-Elektroden der invertierenden Transistoren 12p und 13n im
taktgesteuerten Inverter 10 angeschlossen. Die Taktsignale Φ7 und Φ2 werden über Taktleitungen 3 bzw. 8 an
die Gate-Elektroden der Schalttransistoren 21p und 24n
angelegt. Die Source-Drain-Strecke eines n-Kanal-Transistors 25n ist zwischen die VSS-Speiseleitung 6
und die Drain-Elektroden der invertierenden Transistoren 22p und 23n geschaltet, während seine Gate-Elektrode
an den Ausgang des letzten Schieberegisters S--, angeschlossen ist. Die anderen Einbit-Schieberegister
S2 — S5 sind ähnlich aufgebaut wie das Schieberegister Si, doch ist die Gate-Elektrode jedes dem Transistor 25n
im Schieberegister Si entsprechenden Transistors der Schieberegister Sj- S5 an die Freisignalleitung 1
angeschlossen.
F i g. 9 zeigt eine Schaltungsanordnung eines Verhältnis-11-Zählers
oder Zahlenbereichsänderungs-11 -Zählers
der Art gemäß F i g. 2, jedoch mit unterschiedlicher Anschlußposition eines Inverters /„. Von den 14 Stufen
der Halbbit-Schieberegister Si' — Sh' ist nur das sechste
Halbbit-Schieberegister Sb', welches dem Datenausgabe-Halbbit-Schieberegister
des dritten Einbit-Schieberegisters Sj entspricht, als taktgesteuertes NOR-Glied
ausgelegt.
In Fig. 10 ist eine Schaltungsanordnung eines Verhältnis-11-Zählers oder Zahlenbereichsänderungs-11-Zählers
der Art gemäß F i g. 5, jedoch mit anderer Anschlußposition eines Inverters In dargestellt. Von den
14 Stufen der Halbbit-Schieberegister Si' — Su ist nur
das siebente Halbbit-Schieberegister SY entsprechend
dem Dateneingabe-Halbbit-Schieberegister des Einbit-Schieberegisters Si der vierten Stufe, als taktgesteuertes
NOR-Glied ausgelegt. Der Grund hierfür besteht darin, daß der Inverter /„zwischen das Dateneingabe-Halbbit-Schieberegister
Su' und das Datenausgabe-Halbbit-Schieberegister S\4 im Einbit-Schieberegister S? eingeschaltet
ist.
Obgleich die Zähler gemäß den Fig. 8 bis 10 komplementäre Oberflächen-Feldeffekttransistoren
verwenden, kann jeder Zähler auch unter Verwendung nur von p- oder n-Kanal-Oberflächen-Feldeffekttransistören
aufgebaut sein. Während bei den beschriebenen Ausführungsformen dynamische Schieberegister vorgesehen
sind, können auch statische Schieberegister verwendet werden. Außerdem kann erfindungsgemäß
eine taktgesteuerte, bistabile Schaltung aus zwei über Kreuz gekoppelten NAND/NOR-Gliedern als Halbbit-Schieberegister
angewandt werden. In diesem Fall wird eine Inverterstufe zwischen zwei Einbit-Schieberegisterstufen
eingeschaltet.
Hierzu 7BIaIt ZoichniinnL'ti
Claims (9)
1. Zähler zum Zählen von Taktsigmilen, bestehend
aus 2/7+1 in Kaskade geschalteten Stufen mit je einem Eingang und einem Ausgang, von denen die
eine Stufe ein Inverter ist und die restlichen 2n Stufen erste bis 2/j-te Halbbit-Schieberegisterstufen
sind, die jeweils an ihrem Ausgang einen Ausgangszustand entsprechend einem Eingangsdatenzustand
arn Eingang in Abhängigkeit von /u zählenden Taktsignalen erzeugen, wobei die ungeradzahligen
und die geradzahligen Schieberegisttrstufen in Abhängigkeit von den Taktsignalen abwechselnd
betätigt werden, wobei mindestens eines der Halbbit-Schieberegister einen zusätzlichen Eingang
aufweist, und an seinem Ausgang einen Ausgangszustand entsprechend Eingangsdaten an einem Eingang
zu erzeugen, wenn sich der Zusatzeingang auf einem ersten Spannungspegel befindet, und den
Ausgang auf einen vorbestimmten Spannungspegel einzustellen vermag, wenn sich der Zusatzeingang
auf einem zweiten Spannungspegel befindet, und wobei Einrichtungen zur Verbindung des Ausgangs
der letzten Stufe der Kaskadenschaltung mit dem Eingang ihrer ersten Stufe und dem Zusatzeingang
mindestens einer der Halbbit-Schieberegisterstufen vorgesehen sind, dadurch gekennzeichnet,
daß mindestens eine (Y-Ie Stufe) der geradzahligen zweiten bis 2(n-l)-ten Halbbit-Schieberegisterstufen
oder mindestens eine (Y-\c Stufe) der ungeradzahligen dritten bis (2n-3)-ten Halbbit-Schiebcregisterstufen
den Zusatzeingang aufweist und daß der Inverter an den Eingang einer der ersten bis Y-icn
Schieberegisterstufen oder an den Ausgang einer der V-ten bis 2n-ten Schieberegisterstufen angeschlossen
ist.
2. Zähler nach Anspruch 1, dadurch gekennzeichnet, daß jedes der aufeinanderfolgenden zweiten bis
2X-ten Halbbit-Schieberegister (mit X = eine ganze Zahl von 2 bis (n— I) den Zusatzeingang aufweist
und daß die Inverterstufe an die erste Halbbit-Schieberegisterstule
angeschlossen ist.
3. Zähler nach Anspruch 1, dadurch gekennzeichnet, daß jede der ungeradzahligen Stufen des dritten
bis (2X-l)-ten Halbbit-Schieberegisters (mit X = eine ganze Zahl von 3 bis n-1) den Zusatzeingang
aufweist und daß die Inverterstufe an den Ausgang einer der (2X— l)-ten bis 2n-ten Halbbit-Schieberegisterstufen
angeschlossen ist.
4. Zähler nach Anspruch 1, dadurch gekennzeichnet, daß nur die 2A"-te Halbbit-Schieberegisterstufe
den Zusatzeingang aufweist, wobei X eine ganze Zahl von 1 bis n/2 bedeutet, wenn η eine gerade Zahl
ist, und von 1 bis (n—l)/2 bedeutet, wenn η eine
ungerade Zahl ist, und daß die Inverterstufe an den Eingang einer der ersten bis 2A'-ten Halbbit-Schieberegisterstufen
angeschlossen ist.
5. Zähler nach Anspruch 1, dadurch gekennzeichnet, daß nur eine (2-Y—l)-te Halbbit-Schieberegisterstufe
den Zusatzeingang aufweist, wobei X eine ganze Zahl von 2 bis + 1, wenn η eine gerade Zahl
ist, und von 2 bis (n+l)/2 bedeutet, wenn η eine ungerade Zahl ist, und daß die Inverterstufe an den
Ausgang einer der (2X-l)-ten bis 2n-ten Halbbit-Schieberegisterstufen
angeschlossen ist.
6. Zähler nach Anspruch 1, dadurch gekennzeichnet, daß eine auf ein Frei(gabe)signal ansprechende
Einrichtung vorgesehen ist, die zumindest einen der Ausgänge der Halbbit-Schieberegisterstufen auf
einen vorbestimmten Spannungspegel einstellt.
7. Zähler nach Anspruch 1, dadurch gekennzeichnet, daß jede Halbbit-Schieberegisterstufe einen
taktgesteuerten Inverter aufweist.
8. Zähler nach Anspruch 1, dadurch gekennzeichnet, daß die Schieberegisterstufen und die Inverterstufe
aus Oberflächen-Feldeffekttransistoren gebildet sind.
9. Zähler nach Anspruch I, dadurch gekennzeichnet, daß die Schieberegisterstufen und die Inverterstufe
jeweils aus komplementären Oberflächen-Feldeffekttransistoren gebildet sind.
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|---|---|---|---|
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| GB (1) | GB1494861A (de) |
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