DE142263T1 - Fifo-speichersystem. - Google Patents

Fifo-speichersystem.

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Publication number
DE142263T1
DE142263T1 DE198484306913T DE84306913T DE142263T1 DE 142263 T1 DE142263 T1 DE 142263T1 DE 198484306913 T DE198484306913 T DE 198484306913T DE 84306913 T DE84306913 T DE 84306913T DE 142263 T1 DE142263 T1 DE 142263T1
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DE
Germany
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data
input
output
line
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE198484306913T
Other languages
English (en)
Inventor
Barry A. Palo Alto California 94303 Hoberman
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Monolithic Memories Inc
Original Assignee
Monolithic Memories Inc
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Filing date
Publication date
Application filed by Monolithic Memories Inc filed Critical Monolithic Memories Inc
Publication of DE142263T1 publication Critical patent/DE142263T1/de
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)
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Claims (11)

- ι - 0U2263 EP 84 306 913.9 Monolithic Memories, Inc. Santa Clara, Ca. / USA FIFO SPEICHER-SYSTEM Patentansprüche:
1. FIFO Speicher-System,
gekennzeichnet durch einen Speicher mit N Wortspeicherstellen, die in M Durch-Fallspalten 0, ..., M-1 angeordnet sind, wobei M>2 und NsO (Mod M) ist und wobei die kte Durch-Fallspalte Datenregister DR(k, 0), ..., DR(k, N/M-1) umfaßt mit k=0, ..., M-1.
2. Speichersystem nach Anspruch 1,
gekennzeichnet durch:
eine Eingabeschnittstelle (43; 61; 95) zum Empfangen einer Folge von Datenworten W(i);
eine Spalte von Steuerregistern CR(k, 0), ..., CR(k, (N/M)-1) mit k=0, ..., M-1 zum Weiterleiten bzw. Übertragen . eines Datenwortes im Datenregister DR(k,j) in das Datenregister DR(k, j+1), wenn und nur wenn das Datenregister DR(k, j+1) leer ist, k=0, ..., M-1; j=0, ..., (N/M)-2;
eine Wortübertragungslogik WPL(k) für jede Spalte k=1, ..., M-1, um festzustellen, wenn ein Steuerregister CR(k, j) anzeigt, daß sein zugehöriges Datenregister DR(k; j) leer oder voll ist und um eine Daten-
übertragung vom Datenregister DR(k, j) zum DR (k, j+1) einzuleiten, wenn DR(k, j) voll ist und DR(k, j+1) leer ist, wobei k=0, . .., M-1; j=0, . .., (N/M)-2;
einen Eingabedatenpuffer (42; 62; 84) zum Empfangen der Folge W(i) , i=0, 1, ..., von Datenworten (wobei i^j ist, wenn und nur wenn W(i) empfangen wird vor W(j) und zum übergeben der Folge der Datenworte an die Datenregister DR(k, 0) mit k=1, ..., (M-1);
eine Eingabesteuerlogik (50; 63; 83), um die Eingabeschnittstelle dazu zu veranlassen, die Datenworte W(i), i=0, 1, ..., in der durch den Eingabedatenpuffer empfangenen Ordnung in die Datenregister DR(k, 0) mit k=1, ..., (M-1) zu verschieben, so daß das Datenwort W(i) in das Datenregister DR(i(mod M), 0) verschoben wird, nur wenn das Datenregister DR(i(mod M), 0) leer ist;
eine Ausgabeschnittstelle (50; 68; 96) zum Übergeben der Folge der Datenworte W(i) an eine externe Schaltung;
eine Ausgabedatenpuffer (46; 66; 91) zum Empfangen der Datenworte aus den Datenregistern DR(k, (N/M)-1) mit k=0, ..., M-1 und zum übergeben der Datenworte an die Ausgabeschnittstelle; und
eine Ausgabesteuerlogik (51; 70; 94), um den Ausgabedatenpuffer zu veranlassen, das Datenwort W(O) vom Datenregister DR(O, (N/M)-1) abzutasten und das abgetastete Datenwort W(O) der Ausgabeschnittstelle zu übergeben und um das Datenwort W(O) vom Datenregister
-3 :- 0H2263
DR(O, (N/M)-1) zu verschieben und um den Ausgabedatenpuffer dazu zu bringen, das Datenwort W(i) vom Datenregister DR(i (mod M), (N/M)-1) abzutasten und um das abgetastete Datenwort W(i) der Ausgabeschnittstelle nur zu übergeben, wenn das Datenwort W(i-1) zuvor vom Datenregister DR((i-1)mod M), (N/M)-1) abgetastet wurde und der Ausgabeschnittstelle übergeben wurde, wobei i=1, 2, ..., ist, und um das Datenwort W(i) vom Datenregister DR(i mod M), (N/M)-1) zu ver-0 schieben.
3. Speichersystem nach Anspruch 2,
dadurch gekennzeichnet , daß M=2 ist.
4. Speichersystem nach Anspruch 2 oder 3, dadurch gekennzeichnet , daß die Eingabesteuerlogik eine Eingabeverschiebesteuerlogik (44; 82) aufweist sowie einen Eingabeseitenzeiger (45; 81) .
5. Speichersystem nach Anspruch 2 oder 3, dadurch gekennzeichnet , daß die Eingabesteuerlogik eine Verzögerungseinrichtung aufweist mit einer ersten Eingangsleitung zum Empfangen eines ersten vorbestimmten Potentials, einen zweiten Eingangsleiter zum Empfangen eines zweiten vorbestimmten Potentials und einer Ausgangsleitung zur Lieferung eines dritten vorgegebenen Potentials für eine erste vorbestimmte Zeitperiode, eine zweite vorbestimmte Zeitperiode, nachdem das erste vorbestimmte Potential an die erste Eingangsleitung angelegt ist und das zweite vorbestimmte Potential an die zweite Eingangsleitung angelegt ist.
6. Speichersystem nach Anspruch 5,
dadurch gekennzeichnet , daß die Speichereinrichtung aufweist:
ein erstes Gatter mit einer ersten Eingangsleitung, die mit der ersten Eingangsleitung der Speichereinrichtung verbunden ist, mit einer zweiten Eingangsleitung, die mit der zweiten Eingangsleitung der Speichereinrichtung verbunden ist und mit einer Ausgangsleitung, die mit der Ausgangsleitung der Speichereinrichtung verbunden ist,
ein zweites Gatter mit einer Eingangsleitung, die mit der Ausgangsleitung des ersten Gatters verbunden ist und eine Ausgangsleitung aufweist,
ein drittes Gatter mit einer Eingangsleitung, die an die Ausgangsleitung des zweiten Gatters gekoppelt ist und eine Ausgangsleitung aufweist, die an die zweite Eingangsleitung des ersten Gatters gekoppelt ist.
7. Speichersystem nach Anspruch 2 oder 3,
dadurch gekennzeichnet , daß die Ausgabesteuerlogik eine Ausgabeschiebesteuerlogik (48, 93) und einen Ausgabeseitenzeiger (49; 92) aufweist.
8. Speichersystem nach Anspruch 2 oder 3, dadurch gekennzeichnet , daß die Ausgabesteuerlogik eine Verzögerungseinrichtung aufweist mit einer ersten Eingangsleitung zum Empfangen eines ersten vorbestimmten Potentials, mit einer zweiten Eingangsleitung zum Empfangen eines zweiten
0H2263
vorbestimmten Potentials und mit einer Ausgangsleitung zur Lieferung eines dritten vorbestimmten Potentials für eine erste vorbestimmte Zeitperiode, eine zweite vorgegebene Zeitperiode, nachdem das erste vorbestimmte Potential an die erste Eingangsleitung angelegt ist und das zweite vorbestimmte Potential an die zweite Eingangsleitung angelegt ist.
9. Speichersystem nach Anspruch 8,
dadurch gekennzeichnet , daß die Verzögerungseinrichtung aufweist:
ein erstes Gatter mit einer ersten Eingangsleitung, die mit der ersten Eingangsleitung der Verzögerungseinrichtung verbunden ist, mit einer zweiten Eingang sleitung, die an die zweite Eingangsleitung der Verzögerungseinrichtung angeschlossen ist und mit einer Ausgangsleitung, die mit der Ausgangsleitung der Verzögerungseinrichtung verbunden ist,
ein zweites Gatter mit einer Eingangsleitung, die an die Ausgangsleitung des ersten Gatters angeschlossen ist und eine Ausgangsleitung aufweist,
ein drittes Gatter mit einer Eingangsleitung, die an die Ausgangsleitung des zweiten Gatters gekoppelt ist und eine Ausgangsleitung aufweist, die mit der zweiten Eingangsleitung des ersten Gatters gekoppelt ist.
10. Speichersystem nach Anspruch 5,6, 8 oder 9, dadurch gekennzeichnet , daß die erste vorbestimmte Zeitperiode drei Gatterverzögerungen beträgt .
-e - 0U2263
11. Speichersystem nach Anspruch 5, 6, 8, 9 oder 10, dadurch gekennzeichnet, daß die zweite vorbestimmte Zeitperiode eine Gatterverzögerung beträgt.
DE198484306913T 1983-11-10 1984-10-10 Fifo-speichersystem. Pending DE142263T1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/551,735 US4642797A (en) 1983-11-10 1983-11-10 High speed first-in-first-out memory

Publications (1)

Publication Number Publication Date
DE142263T1 true DE142263T1 (de) 1985-10-10

Family

ID=24202462

Family Applications (2)

Application Number Title Priority Date Filing Date
DE198484306913T Pending DE142263T1 (de) 1983-11-10 1984-10-10 Fifo-speichersystem.
DE8484306913T Expired - Lifetime DE3484419D1 (de) 1983-11-10 1984-10-10 Fifo-speichersystem.

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Application Number Title Priority Date Filing Date
DE8484306913T Expired - Lifetime DE3484419D1 (de) 1983-11-10 1984-10-10 Fifo-speichersystem.

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US (1) US4642797A (de)
EP (1) EP0142263B1 (de)
JP (1) JPS60231994A (de)
DE (2) DE142263T1 (de)

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