DE4305677C2

DE4305677C2 - Testschaltung

Info

Publication number: DE4305677C2
Application number: DE4305677A
Authority: DE
Inventors: Hiroshi Segawa; Masahiko Yoshimoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-02-25
Filing date: 1993-02-24
Publication date: 1995-12-14
Anticipated expiration: 2013-02-25
Also published as: US5457698A; JPH05232196A; DE4305677A1

Description

Vorliegende Erfindung bezieht sich auf eine Testschaltung, die im folgenden beschrieben ist und die in einer großen Schaltung wie etwa einem hochintegrier ten Bauelement (LSI-Bauelement) zur Testung einer Vielzahl von die große Schaltung bildenden Schaltungsteilen einge gliedert ist.

In den letzten Jahren wurden in breiterem Umfang zunehmend größere Schaltungen wie etwa hochintegrierte Schaltungen eingesetzt. Die Gestaltung derartiger Schaltungen wird immer komplexer, was auch für die Testverfahren zum Testen solcher Schaltungen zutrifft. Ein gegenwärtiger Ansatz zur Vermei dung der Test-Komplexität beinhaltet die Unterteilung einer integrierten Schaltung in einige Abschnitte. Eine Testschal tung wird zwischen die unterteilten Schaltungsabschnitte eingefügt. Aufgrund dieser Schaltungsgestaltung ist es mög lich, jeden einzelnen unterteilten Schaltungsabschnitt zu testen.

Fig. 1 zeigt ein Blockschaltbild einer herkömmlichen Test schaltung eines Abtast-Registersystems zum Testen von Schal tungsteilen einer integrierten Schaltung. Die Testschaltung ist zwischen die Schaltungsteile eingegliedert und führt einen Test aus.

Bei einem unter Einsatz der herkömmlichen Testschaltung erfolgenden Test werden Testdaten in einen ausgewählten, zu testenden Schaltungsteil über ein paralleles Register einge geben, das mit den Eingangsanschlüssen des ausgewählten Schaltungsteils verbunden ist. Die Daten werden im Schal tungsteil verarbeitet und über ein paralleles Register aus gegeben, das mit Ausgangsanschlüssen des Schaltungsteils verbunden ist, woran sich eine Überprüfung der ausgegebenen Daten anschließt. Beim Betrieb ohne Test werden die Daten von einem Schaltungsteil zu einem Schaltungsteil über die parallelen Register übertragen, so daß die durch die Schal tungsteile gebildete integrierte Schaltung normale Operatio nen bzw. Betriebsvorgänge durchführt.

Gemäß Fig. 1 weist die integrierte Schaltung einen ersten Schaltungsteil 1a, einen zweiten Schaltungsteil 2a und einen dritten Schaltungsteil 3a auf. Der erste, zweite und dritte Schaltungsteil 1a, 2a und 3a besitzt jeweils n Eingangsan schlüsse 11, 21 bzw. 31 und n Ausgangsanschlüsse 12, 22 bzw. 32. Die Testschaltung ist durch zwei parallele Register gebildet, von denen eines n Abtast-Zwischenspeicherschaltun gen 9₁ bis 9 _n, die zwischen den ersten Schaltungsteil 1a und den zweiten Schaltungsteil 2a eingefügt sind, und das andere n Abtast-Zwischenspeicherschaltungen 9 _n+1 bis 9 _2n enthält, die zwischen dem zweiten Schaltungsteil 2a und dem dritten Schaltungsteil 3a eingefügt sind.

Jede Abtast-Zwischenspeicherschaltung 9₁ bis 9 _n besitzt einen ersten Eingangsanschluß a, einen zweiten Eingangsan schluß b, einen Steueranschluß c, einen Ausgangsanschluß d und einen weiteren Ausgangsanschluß S_o. Unter der Steuerung durch ein an den Steueranschluß c angelegtes Steuersignal C wird ein dem ersten Eingangsanschluß a zugeführtes Signal am Ausgangsanschluß d abgegeben oder ein an den zweiten Ein gangsanschluß b angelegtes Signal wird am Ausgangsanschluß S_o abgegeben.

Nachfolgend wird die Gesamtstruktur der integrierten Schal tung beschrieben. Die Eingangsanschlüsse a der Abtast-Zwischenspeicherschaltungen 9₁ bis 9 _n der ersten bis zur n-ten Stufe sind mit den Ausgangsanschlüssen 12 des ersten Schaltungsteils 1a verbunden. In gleicher Weise sind die Ausgangsanschlüsse d mit den Eingangsanschlüssen 21 des zweiten Schaltungsteils 2a verbunden. Die Ausgangsanschlüsse S_o der Abtast-Zwischenspeicherschaltungen 9₁ bis 9 _n sind je weils mit den zweiten Eingangsanschlüssen b der Abtast-Zwi schenspeicherschaltungen 9₂ bis 9 _n+1 verbunden. Die Ein gangsanschlüsse a der Abtast-Zwischenspeicherschaltungen der (n+1)-ten bis zur 2n-ten-Stufe sind mit den Ausgangsan schlüssen 22 des zweiten Schaltungsteils 2a verbunden. Die Ausgangsanschlüsse S_o der Abtast-Zwischenspeicherschaltungen 9 _n+1 bis 9 _2n-1 der (n+1)-ten bis zur (2n-1)-ten-Stufe sind an die zweiten Eingangsanschlüsse b der Abtast-Zwischenspei cherschaltungen 9 _n+2 bis 9 _2n der nachfolgenden Stufe ange schlossen. Die für die Aufnahme des Steuersignals C ausge legten Steueranschlüsse c aller Abtast- Zwischen speicherschaltungen 9₁ bis 9 _2n sind gemeinsam verbunden.

Die Eingangsanschlüsse 11 des ersten Schaltungsteils 1a sind mit Daten-Eingangsanschlüssen I₁ bis I_n der integrierten Schaltung verbunden. Die Ausgangsanschlüsse 32 des dritten Schaltungsteils 3a sind jeweils an Daten-Ausgangsanschlüsse O₁ bis O_n der integrierten Schaltung angeschlossen.

Fig. 2 zeigt ein Blockschaltbild, in dem ein Beispiel des jeweiligen Aufbaus der Abtast-Zwischenspeicherschaltungen 9₁ bis 9 _2n gemäß Fig. 1 dargestellt ist. Wie in Fig. 2 gezeigt ist, ist jede Abtast-Zwischenspeicherschaltung durch einen Multiplexer 7, der einen Invertierer 4 und Übertragungstore bzw. Übertragungs-Gates 5 und 6 besitzt, und zwei statische Zwischenspeicherschaltungen 8 gebildet. Im Multiplexer 7 wird das an den Steueranschluß c angelegte Steuersignal C an einen Eingangsanschluß des Invertierers 4 und an eine Steuerelektrode des Übertragungs-Gates 6 angelegt, während ein dem ersten Eingangsanschluß a zugeführtes Signal DI₁ zu einer Elektrode des Übertragungs-Gates 5 und ein am zweiten Eingangsanschluß b empfangenes Signal DI₂ an eine Elektrode des Übertragungs-Gates 6 weitergeleitet wird. Folglich be wirkt ein Steuersignal C mit niedrigem Pegel "L" die Ein schaltung des Übertragungs-Gates 5 und die Abschaltung des Übertragungs-Gates 6, so daß das Signal DI₁ an die stati schen Zwischenspeicherschaltungen 8 weitergeleitet wird. An dererseits wird bei einem Steuersignal C hohen Pegels "H" das Übertragungs-Gate 5 nicht freigegeben und das Übertra gungs-Gate 6 angesteuert bzw. aktiviert, wodurch das Signal DI₂ zu den statischen Zwischenspeicherschaltungen 8 weiter geleitet wird.

Die beiden statischen Zwischenspeicherschaltungen 8 bilden eine Master-Slave-Zwischenspeicherschaltung, die synchron mit einem Taktsignal Φ arbeitet. Als Reaktion auf einen ho hen Pegel "H" des Taktsignals Φ werden die Daten DI vom Multiplexer 7 in die erste Stufe der statischen Zwischenspeicherschaltung 8 eingelassen bzw. übernommen. Wenn das Taktsignal Φ auf niedrigen Pegel "L" umgeschaltet wird, werden die Daten DI zur statischen Zwischenspeicher schaltung 8 der rückseitigen Stufe weitergegeben und von dieser abgegeben, während sie in der statischen Zwischen speicherschaltung 8 der ersten Stufe gehalten werden. Kurz gesagt besteht der Schaltungsbetrieb der Abtast-Zwischen speicherschaltungen 9₁ bis 9 _2n bei niedrigem Pegel des Steu ersignals C in der Aufnahme des Signals DI₁, das an den er sten Eingangsanschlüssen a zur Verfügung steht, und in der Abgabe desselben an den Ausgangsanschlüssen d und S_o. Wenn das Steuersignal C andererseits hohen Pegel besitzt, nehmen die Abtast-Zwischenspeicherschaltungen 9₁ bis 9 _2n das Signal DI₂, das an den zweiten Eingangsanschlüssen b anliegt, auf und geben dieses an den Ausgangsanschlüssen d und S_o ab.

Die Fig. 3A bis 3D zeigen Schaltbilder von abgeänderten Aus führungsformen jeder statischen Zwischenspeicherschaltung 8. In den Fig. 3A bis 3D bezeichnet das Symbol TG_n ein Übertra gungs-Gate, das durch einen MOS-Transistor des N-Typs gebil det ist, und das Symbol TG_p ein Übertragungs-Gate, das durch einen MOS-Transistor des P-Typs gebildet ist. Mit IN1 bis IN4 sind Invertierer bezeichnet. Das Taktsignal zum Triggern der statischen Zwischenspeicherschaltungen 8 in Betrieb bzw. Funktion ist mit Φ_in bezeichnet, während das in die stati schen Zwischenspeicherschaltungen 8 eingegebene Signal mit DI bezeichnet ist.

Die statische Zwischenspeicherschaltung 8 gemäß Fig. 3A emp fängt die Daten DI über einen Anschluß des Übertragungs-Ga tes TG_n, das weiterhin an seiner Steuerelektrode die Steue rung durch das Taktsignal 0 _in erfährt. Ein anderer Anschluß des Übertragungs-Gates TG_n ist mit einem Eingangsanschluß des Invertierers IN1 verbunden, dessen Ausgangsanschluß an einen Eingangsanschluß des Invertierers IN2 angeschlossen ist. Folglich werden Daten DO an einem Ausgangsanschluß des Invertierers IN2 abgegeben. Die statische Zwischenspeicher schaltung hält die Daten in ihr unter der Steuerung durch das an die Steuerelektrode des Übertragungs-Gates TG_p ange legte Taktsignal Φ_in, da die eine Elektrode des Übertra gungs-Gates TG_p mit dem Ausgangsanschluß des Invertierers IN2 verbunden und die andere Elektrode des Übertragungs-Ga tes TG_p an den Eingangsanschluß des Invertierers IN1 ange schlossen ist.

In der statischen Zwischenspeicherschaltung 8 gemäß Fig. 3B wird die Dateneingabe der Daten DI über einen Anschluß des Übertragungs-Gates TG_n erreicht, dem das Taktsignal Φ_in an seiner Steuerelektrode zugeführt wird. Ein anderer Anschluß des Übertragungs-Gates TG_n ist mit einem Eingangsanschluß des Invertierers IN1 verbunden, dessen Ausgangsanschluß an einen Eingangsanschluß des Invertierers IN2 angeschlossen ist. Die Daten DO werden an einem Ausgangsanschluß des In vertierers IN2 abgegeben. Weiterhin ist der Ausgangsanschluß des Invertierers IN1 mit einem Eingangsanschluß des Inver tierers IN3 verbunden und der Eingangsanschluß des Invertie rers IN1 ist an einen Ausgangsanschluß des Invertierers IN3 angeschlossen, was eine Datenhaltung in der statischen Zwi schenspeicherschaltung ermöglicht.

In der statischen Zwischenspeicherschaltung 8 gemäß Fig. 3C wird das Taktsignal Φ_in dem Invertierer IN4 zugeführt, durch den es invertiert wird. Das umgekehrte Taktsignal wird dann an eine Steuerelektrode des ersten Übertragungs-Gates TG_p weitergegeben. Die Daten DI werden in das Übertragungs-Gate TG_n eingegeben, das durch das an seiner Steuerelektrode emp fangene Taktsignal Φ_in gesteuert wird, und an einen Anschluß des ersten Übertragungs-Gates TG_p angelegt, das durch das an seiner Steuerelektrode empfangene umgekehrte Taktsignal ge steuert wird. Weitere Anschlüsse der Übertragungs-Gates TG_n und TG_p sind mit einem Eingangsanschluß des Invertierers IN1 verbunden. Ein Ausgangsanschluß des Invertierers IN1 ist an einen Eingangsanschluß des Invertierers IN2 angeschlossen. Die Daten DO werden am Ausgangsanschluß des Invertierers IN2 abgegeben. Bei Anliegen des Taktsignals Φ_in an der Steuer elektrode des ersten Übertragungs-Gates TG_p und des umge kehrten Taktsignals an der Steuerelektrode des zweiten Über tragungs-Gates TG_n werden die Daten in der statischen Zwi schenspeicherschaltung aufgrund des Aufbaus bzw. der Tatsa che gehalten, daß die auf einer Seite liegenden Elektroden der Übertragungs-Gates TG_n und TG_p an den Ausgangsanschluß des Invertierers IN2 und die Elektroden auf der anderen Seite an den Eingangsanschluß des Invertierers IN1 ange schlossen sind.

Die statische Zwischenspeicherschaltung 8 gemäß Fig. 3D er fordert, daß das Taktsignal Φ_in an den Invertierer IN4 ange legt wird, durch den es invertiert wird. Das umgekehrte Taktsignal wird dann an eine Steuerelektrode des ersten Übertragungs-Gates TG_p angelegt. Die Daten DI werden an das Übertragungs-Gate TG_n eingegeben, das an seiner Steuerelek trode das Taktsignal Φ_in empfängt, sowie an einen Anschluß des ersten Übertragungs-Gates TG_p angelegt, das das umge kehrte Taktsignal an seiner Steuerelektrode empfängt. Andere Anschlüsse der Übertragungs-Gates TG_n und TG_p sind an einen Eingangsanschluß des Invertierers IN1 angeschlossen. Ein Ausgangsanschluß des Invertierers IN1 ist an einen Eingangs anschluß des Invertierers IN2 angeschlossen. Die Daten DO werden an einem Ausgangsanschluß des Invertierers IN2 abge geben. Der Ausgangsanschluß des Invertierers IN1 ist mit ei nem Eingangsanschluß des Invertierers IN3 verbunden, während der Eingangsanschluß des Invertierers IN1 an einen Ausgangsanschluß des Invertierers IN3 angeschlossen ist, wo durch sichergestellt wird, daß die Daten in der statischen Zwischenspeicherschaltung gehalten werden.

Im folgenden werden die Betriebsabläufe der Testschaltung beschrieben. Die Betriebsläufe bzw. Vorgänge sind in zwei Betriebsarten unterteilt, nämlich in einen Operations-Be trieb, bei dem das Steuersignal C auf niedrigem Pegel ver bleibt, und eine Verschiebe-Betriebsart, bei der das Steuer signal C auf hohen Pegel verbleibt.

In der Operations-Betriebsart befinden sich alle Abtast-Zwischenspeicherschaltungen 9₁ bis 9 _2n in einem Zustand zur Aufnahme der Daten, die an die ersten Eingangsanschlüsse a angelegt werden. Daten, die parallel an die Daten-Eingangs anschlüsse I₁ bis I_n angelegt werden, werden in den Schal tungsteil 1a eingegeben, in dem sie verarbeitet werden. Die verarbeiteten Daten werden an den Ausgangsanschlüssen 12 ab gegeben. Die Daten werden danach zu den Eingangsanschlüssen a der Abtast-Zwischenspeicherschaltungen 9₁ bis 9 _n weiterge leitet, in der ersten statischen Zwischenspeicherschaltung 8 zwischengespeichert und an den Ausgangsanschlüssen d abgege ben. Folglich werden die an den Ausgangsanschlüssen 12 abge gebenen Daten in die Abtast-Zwischenspeicherschaltungen 9₁ bis 9 _n eingegeben und dann über die Eingangsanschlüsse 21 zum zweiten Schaltungsteil 2a übertragen. Die Daten werden im zweiten Schaltungsteil 2a verarbeitet und an den Aus gangsanschlüssen 22 abgegeben. Hieran schließt sich eine gleichartige Datenübertragung an, bei der die Daten von den Ausgangsanschlüssen 22 an die ersten Eingangsanschlüsse a der Abtast-Zwischenspeicherschaltungen 9 _2n bis 9 _n+1 ange legt, in der ersten statischen Zwischenspeicherschaltung 8 zwischengespeichert und an den Ausgangsanschlüssen d ausge geben werden. Folglich werden die an den Ausgangsanschlüssen 22 abgegebenen Daten durch die Abtast-Zwischenspei cherschaltungen 9 _2n bis 9 _n+1 durchgeleitet und nachfolgend über die Eingangsanschlüsse 31 zum dritten Schaltungsteil 3a übertragen. Die im dritten Schaltungsteil 3a verarbeiteten Daten werden parallel an den Ausgangsanschlüssen O₁ bis O_n abgegeben. Dies bedeutet, daß die insgesamt durch die Schaltungsteile 1a, 2a und 3a gebildete Schaltung in der Operations-Betriebsart eine normale Datenverarbeitung syn chron mit dem Taktsignal Φ durchführt.

In der Schiebe-Betriebsart sind andererseits alle Abtast-Zwischenspeicherschaltungen 9₁ bis 9 _2n zur Aufnahme der Da ten bereit, die an die zweiten Eingangsanschlüsse b gegeben werden. Die Abtast-Zwischenspeicherschaltungen 9₁ bis 9 _2n fungieren als ein Schieberegister. In der Abtast-Zwischenspeicherschaltung 9₁ der ersten Stufe werden an den zweiten Eingangsanschluß b angelegte serielle Daten DI zur ersten statischen Zwischenspeicherschaltung 8 weitergeleitet und dort zwischengespeichert. Die Daten werden dann zur zweiten statischen Zwischenspeicherschaltung 8 weitergegeben und dort zwischengespeichert, woran sich die Ausgabe der Da ten am Ausgangsanschluß S_o anschließt. Diese Vorgänge laufen synchron mit dem Taktsignal Φ ab. Anschließend werden die Daten an den zweiten Eingangsanschluß b der Abtast-Zwischen speicherschaltung 9₂ der zweiten Stufe abgegeben, in der sie aufeinanderfolgend in der ersten und zweiten statischen Zwi schenspeicherschaltung 8 zwischengespeichert und dann am Ausgangsanschluß S_o synchron mit dem Taktsignal Φ ausgegeben werden. Durch Wiederholung dieser Vorgänge werden die Daten aufeinanderfolgend um eine Stufe von der Abtast-Zwischen speicherschaltung 9 _2n verschoben und schließlich als seri elle Daten SO am Ausgangsanschluß d der Abtast-Zwischenspei cherschaltung 9 _2n der letzten Stufe ausgegeben.

Ein individueller Test jedes Schaltungsteils wird durch kombinierte Durchführung des Betriebs in der Operations-Be triebsart und des Betriebs in der Schiebe-Betriebsart er zielt. Beispielsweise wird der zweite Schaltungsteil 2a ge mäß Fig. 1 in der folgenden Weise getestet.

Zunächst wird das Steuersignal C auf hohen Pegel geschaltet, um die Testschaltung in den Schiebe-Betrieb zu bringen. Nachfolgend werden Testdaten DI zum Testen des zweiten Schaltungsteils 2a seriell über die Testdaten-Eingangsan schlüsse in den zweiten Eingangsanschluß b der ersten Ab tast-Zwischenspeicherschaltung 9₁ eingegeben, wodurch die seriellen Daten SI in den Abtast-Zwischenspeicherschaltungen 9₁ bis 9 _n der ersten bis zur n-ten-Stufe gespeichert werden. Das Steuersignal C wird auf niedrigen Pegel umgeschaltet, um die Testschaltung in die Operations-Betriebsart zu bringen, wodurch ermöglicht wird, die Ausgabedaten von dem zweiten Schaltungsteil 2a in die Abtast-Zwischenspeicherschaltungen 9 _n+1 bis 9 _2n der (n+1)-ten bis zur 2n-ten-Stufe einzugeben. Danach wird die Testschaltung erneut in die Schiebe-Be triebsart umgeschaltet. Die Daten in den Abtast-Zwischen speicherschaltungen 9 _n+1 bis 9 _2n werden verschoben und über den Ausgangsanschluß d der Abtast-Zwischenspeicherschaltung 9 _2n der letzten Stufe von der Testschaltung nach außen abge geben. Die in dieser Weise abgegebenen Daten SO werden dann untersucht.

Wie aus der vorstehenden Beschreibung ersichtlich ist, erfordert die herkömmliche, den zuvor beschriebenen Aufbau besitzende Testschaltung eine große Schaltungsfläche, verglichen mit Schaltungsteilen, die normale Schaltungsoperationen bzw. -Funktionen ausüben.

Es ist deshalb Aufgabe der Erfindung, die Schaltungsfläche der Testschaltung zu verringern.

Diese Aufgabe wird erfindungsgemäß durch eine Testschaltung gelöst, die einen Takteingangsanschluß, einen Teststeueranschluß und einen Testdaten-Eingangsanschluß besitzt und in einer Schaltung mit einem ersten und einem zweiten Schaltungsteil zwischen dem ersten und dem zweiten Schaltungsteil eingefügt ist, wobei der erste Schaltungsteil eine Mehrzahl von Ausgangsanschlüssen und der zweite Schaltungsteil eine Mehrzahl von Eingangsanschlüssen besitzt, die den Ausgangsanschlüssen des ersten Schaltungsteils in einer 1-zu-1-Beziehung entsprechen, mit einem parallelen Register, das mit dem Takteingangsanschluß und dem Teststeueranschluß verbunden ist und eine Mehrzahl von Abtast-Zwischenspeicherschaltungen aufweist, die mit den Ausgangsanschlüssen des ersten Schaltungsteils und den den Ausgangsanschlüssen des ersten Schaltungsteils entsprechenden Eingangsanschlüssen des zweiten Schaltungsteils verbunden sind, wobei das parallele Register durch serielle Verbindung des Testdaten-Eingangsanschlusses und der Abtast-Zwischenspeicherschaltungen gebildet ist, wobei jede Abtast-Zwischenspeicherschaltung eine statische Zwischenspeicherschaltung, die in Abhängigkeit von einem an den Takteingangsanschluß angelegten ersten Taktsignal arbeitet und eine dynamische Zwischenspeicherschaltung aufweist, die in Abhängigkeit von einem an den Takteingangsanschluß angelegten zweiten Taktsignal arbeitet, die Abtast-Zwischenspeicherschaltungen als Reaktion auf ein am Teststeueranschluß empfangenes Signal in eine Operations- oder Normalbetriebs-Betriebsart übergehen, in der jede Abtast-Zwischenspeicherschaltung Daten, die an den Ausgangsanschlüssen des ersten Schaltungsteils abgegeben werden, zu den Eingangsanschlüssen des zweiten Schaltungsteils über ihre statische Zwischenspeicherschaltung übertragen, und die Abtast-Zwischenspeicherschaltungen andernfalls als Reaktion auf ein am Teststeueranschluß empfangenes Si gnal in einen Schiebe-Betrieb übergehen, bei dem an den Testdaten-Eingangsanschluß angelegte Testdaten aufein anderfolgend um eine Stufe von einer ersten Abtast-Zwi schenspeicherschaltung zur letzten Abtast-Zwischenspei cherschaltung, die miteinander in Reihe geschaltet sind, derart verschoben werden, daß die Testdaten in jeder der Abtast-Zwischenspeicherschaltungen in der statischen Zwischenspeicherschaltung zwischenge speichert und danach über die dynamische Zwischenspei cherschaltung zur Abtast-Zwischenspeicherschaltung der nächsten Stufe abgegeben werden.

Jede Abtast-Zwischenspeicherschaltung kann weiterhin auf weisen: einen ersten Eingangsanschluß, der mit einem der Ausgangsanschlüsse des ersten Schaltungsteils verbunden ist; einen zweiten Eingangsanschluß zur Aufnahme der Testdaten, wobei die Abtast-Zwischenspeicherschaltungen die Testdaten über ihre zweiten Eingangsanschlüsse von Zwischenspeicherschaltungen der vorhergehenden Stufe mit Ausnahme der ersten Abtast-Zwischenspeicherschaltung erhal ten, die die Testdaten über ihren zweiten Eingangsanschluß vom Testdaten-Eingangsanschluß erhält; einen Steueranschluß, der mit dem Teststeueranschluß zum Empfangen eines Steuersi gnals vom Teststeuereingang verbunden ist; eine oder mehrere Schalteinrichtungen zum selektiven Weiterleiten von Daten, die an den ersten Eingangsanschluß angelegt sind, oder von Daten, die an den zweiten Eingangsanschluß angelegt sind, zur statischen Zwischenspeicherschaltung; einen ersten Aus gangsanschluß zum Abgeben von Daten, die in der statischen Zwischenspeicherschaltung zwischengespeichert sind, an die Eingangsanschlüsse der zweiten Schaltungsteile; und einen zweiten Ausgangsanschluß zum Abgeben von Daten, die von der dynamischen Zwischenspeicherschaltung ausgegeben werden.

Die Schalteinrichtung kann einen Multiplexer aufweisen, der enthält: einen Daten-Wählanschluß, der mit dem Steueran schluß verbunden ist; einen ersten Daten-Eingangsanschluß, der mit dem ersten Eingangsanschluß verbunden ist; einen zweiten Dateneingangsanschluß, der an den zweiten Eingangsanschluß angeschlossen ist; und einen Datenausgangsanschluß, der mit einem Eingangsanschluß der statischen Zwischenspei cherschaltung verbunden ist.

Der Multiplexer kann weiterhin aufweisen: einen Invertierer mit einem Eingangsanschluß, der mit dem ersten Dateneingangsanschluß des Multiplexers verbunden ist; einen ersten Transistor, wobei eine Steuerelektrode des ersten Transistors an einen Ausgangsanschluß des Invertierers ange schlossen ist, eine Elektrode des ersten Transistors mit ei nem ersten Dateneingangsanschluß des Multiplexers verbunden ist und eine weitere Elektrode des ersten Transistors an den Eingangsanschluß der statischen Zwischenspeicherschaltung angeschlossen ist; und einen zweiten Transistor, wobei eine Steuerelektrode des zweiten Transistors mit dem Datenwählan schluß des Multiplexers verbunden ist, eine Elektrode des zweiten Transistors an den zweiten Dateneingangsanschluß des Multiplexers angeschlossen ist und eine weitere Elektrode des zweiten Transistors mit dem Eingangsanschluß der stati schen Zwischenspeicherschaltung verbunden ist.

Gemäß einem bevorzugten Aspekt bzw. Ausführungsbeispiel sind die zweiten Eingangsanschlüsse der Abtast-Zwischenspeicher schaltungen und die zweiten Ausgangsanschlüsse der Abtast-Zwischenspeicherschaltungen der vorhergehenden Stufe oder der Testdaten-Eingangsanschluß derart verbunden, daß der Testdaten-Eingangsanschluß und die Abtast-Zwischenspeicherschaltungen in Reihe geschaltet sind und alle Steueranschlüsse der Abtast-Zwischenspeicherschaltungen gemeinsam verschaltet sind, so daß die Abtast-Zwischenspei cherschaltungen insgesamt als ein Schieberegister fungieren können.

Die Schaltung, in der die Testschaltung vorgesehen ist, um faßt alternativ weiterhin einen dritten Schaltungsteil, der eine Vielzahl von Eingangsanschlüssen besitzt, die den Ausgangsanschlüssen des zweiten Schaltungsteils in einer 1-zu-1-Beziehung entsprechen. Die Testschaltung kann weiterhin ein paralleles Register aufweisen, das zwischen den zweiten und den dritten Schaltungsteil eingefügt ist, mit dem Takteingangsanschluß und dem Teststeueranschluß verbunden ist und das eine Mehrzahl von Abtast-Zwischenspeicherschal tungen aufweist, die miteinander in Reihe geschaltet sind. Die Abtast-Zwischenspeicherschaltungen sind mit den Aus gangsanschlüssen des zweiten Schaltungsteils und den Ein gangsanschlüssen des dritten Schaltungsteils, die den Aus gangsanschlüssen des zweiten Schaltungsteils entsprechen, verbunden. Das zwischen den ersten und den zweiten Schal tungsteil eingefügte parallele Register und das zwischen den zweiten und dritten Schaltungsteil eingefügte parallele Re gister sind vorzugsweise in Reihe geschaltet, um eine Daten übertragung zwischen diesen zu gewährleisten, und alle Steu eranschlüsse der Abtast-Zwischenspeicherschaltungen sind ge meinsam verbunden, so daß die parallelen Register als ein Schieberegister arbeiten können.

Das zweite Taktsignal ist vorzugsweise ein umgekehrtes Si gnal des ersten Taktsignales bzw. eine Umkehrung dessen.

Die dynamische Zwischenspeicherschaltung kann alternativ aufweisen: einen Transistor, wobei eine Elektrode des Tran sistors mit dem Eingangsanschluß der dynamischen Zwischenspeicherschaltung verbunden ist und eine Steuerelek trode des Transistors das zweite Taktsignal empfängt; einen ersten Invertierer mit einem Eingangsanschluß, der an eine andere Elektrode des Transistors angeschlossen ist; und einen zweiten Invertierer, wobei ein Eingangsanschluß des zweiten Invertierers an einen Ausgangsanschluß des Invertie rers angeschlossen ist und ein Ausgangsanschluß des zweiten Invertierers mit dem Ausgangsanschluß der dynamischen Zwi schenspeicherschaltung verbunden ist.

Statt dessen kann die dynamische Zwischenspeicherschaltung enthalten: einen Transistor eines ersten Leitungstyps, wobei eine Elektrode des Transistors des ersten Leitungstyps mit dem Eingangsanschluß der dynamischen Zwischenspeicherschal tung verbunden ist und eine Steuerelektrode des Transistor des ersten Leitungstyps das zweite Taktsignal empfängt; einen ersten Invertierer, wobei ein Eingangsanschluß des er sten Invertierers mit einer anderen Elektrode des Transi stors des ersten Leitungstyps verbunden ist; einen zweiten Invertierer mit einem Eingangsanschluß, der mit einem Aus gangsanschluß des ersten Invertierers verbunden ist, wobei ein Ausgangsanschluß des zweiten Invertierers an den Aus gangsanschluß der dynamischen Zwischenspeicherschaltung an geschlossen ist; und einen Transistor eines zweiten Lei tungstyps, wobei eine Steuerelektrode des Transistors des zweiten Leitungstyps an den Ausgangsanschluß des ersten In vertierers angeschlossen ist, eine Elektrode des Transistors des zweiten Leitungstyps mit einer Spannungs- oder Strom quelle verbunden ist und eine weitere Elektrode des Transi stors des zweiten Leitungstyps an den Eingangsanschluß des ersten Invertierers angeschlossen ist.

Alternativ kann die dynamische Zwischenspeicherschaltung aufweisen: einen Transistor eines ersten Leitungstyps, wobei eine Elektrode des Transistor des ersten Leitungstyps an den Eingangsanschluß der dynamischen Zwischenspeicherschaltung angeschlossen ist und eine Steuerelektrode des Transistors des ersten Leitungstyps das zweite Taktsignal empfängt; einen ersten Invertierer zur Aufnahme des umgekehrten Si gnals an seinen Eingangsanschluß; einen Transistor eines zweiten Leitungstyps, wobei eine Elektrode des Transistors des zweiten Leitungstyps mit dem Eingangsanschluß der dyna mischen Zwischenspeicherschaltung verbunden und eine Steuer elektrode des Transistors des zweiten Leitungstyps an einen Ausgangsanschluß des ersten Invertierers angeschlossen ist; einen zweiten Invertierer mit einem Eingangsanschluß, der mit einer anderen Elektrode des Transistors des ersten Lei tungstyps verbunden ist; und einen dritten Invertierer, wo bei ein Eingangsanschluß des dritten Invertierers mit einem Ausgangsanschluß des zweiten Invertierers verschaltet und ein Ausgangsanschluß des dritten Invertierers an den Aus gangsanschluß der dynamischen Zwischenspeicherschaltung an geschlossen ist.

Alternativ kann die dynamische Zwischenspeicherschaltung enthalten: einen Transistor eines ersten Leitungstyps, wobei eine Elektrode des Transistors des ersten Leitungstyps mit dem Eingangsanschluß der dynamischen Zwischenspeicherschal tung verbunden ist und eine Steuerelektrode des Transistors des ersten Leitungstyps das zweite Taktsignal empfängt; einen ersten Invertierer zum Empfangen des umgekehrten Si gnals an seinem Eingangsanschluß; einen ersten Transistor des zweiten Leitungstyps, wobei eine Elektrode des ersten Transistors mit dem Eingangsanschluß der dynamischen Zwi schenspeicherschaltung verschaltet und eine Steuerelektrode des ersten Transistors an einen Ausgangsanschluß des ersten Invertierers angeschlossen ist; einen zweiten Invertierer mit einem Eingangsanschluß, der an eine weitere Elektrode des Transistors des ersten Leitungstyps angeschlossen ist; einen dritten Invertierer mit einem Eingangsanschluß, der mit einem Ausgangsanschluß des zweiten Invertierers ver schaltet ist, wobei ein Ausgangsanschluß des dritten Inver tierers mit dem Ausgangsanschluß der dynamischen Zwischen speicherschaltung verbunden ist; und einen zweiten Transi stor des zweiten Leitungstyps, wobei eine Steuerelektrode des zweiten Transistors mit dem Ausgangsanschluß des zweiten Invertierers verbunden ist, eine Elektrode des zweiten Tran sistors mit einer Spannungs- oder Stromquelle verschaltet ist und eine weitere Elektrode des zweiten Transistors mit dem Eingangsanschluß des zweiten Invertierers verbunden ist.

Die Frequenz entweder des ersten Taktsignals oder des zwei ten Taktsignals kann in der Operations-Betriebsart unter schiedlich sein gegenüber derjenigen in der Schiebe-Be triebsart.

Somit weist die Testschaltung gemäß vorliegender Erfindung das parallele Register auf, das durch serielle Verbindung des Testdaten-Eingangsanschlusses und der Abtast-Zwischenspeicherschaltungen gebildet ist, wobei die Abtast-Zwischenspeicherschaltungen mit dem Takteingangsanschluß, dem Teststeueranschluß, den Ausgangsanschlüssen des ersten Schaltungsteils und den Eingangsanschlüssen des zweiten Schaltungsteils, die den Ausgangsanschlüssen des ersten Schaltungsteils entsprechen, verbunden sind. Jede Abtast-Zwischenspeicherschaltung weist die statische Zwischenspei cherschaltung und die dynamische Zwischenspeicherschaltung auf. In der Operations-Betriebsart übertragen alle Abtast-Zwischenspeicherschaltungen über ihre statische Zwischen speicherschaltung, die in Abhängigkeit von dem ersten Takt signal arbeitet, Daten, die von den Ausgangsanschlüssen des ersten Schaltungsteils an die Eingangsanschlüsse des zweiten Schaltungsteils abgegeben werden. In der Schiebe-Betriebsart werden die Testdaten, die an den Testdaten-Eingangsanschluß angelegt werden, aufeinanderfolgend um eine Stufe von der ersten Abtast-Zwischenspeicherschaltung zur letzten Abtast-Zwischenspeicherschaltung, die in Reihe geschaltet sind, verschoben. In jeder Abtast-Zwischenspeicherschaltung werden die Testdaten in ihrer statischen Zwischenspeicherschaltung zwischengespeichert und danach über ihre dynamische Zwi schenspeicherschaltung zur Abtast-Zwischenspeicherschaltung einer nächsten Stufe abgegeben. Folglich übersteigt die Mög lichkeit eines Schaltungsausfalls in der normalen Betriebs art bzw. Operations-Betriebsart in der Testschaltung nicht diejenige bei einer herkömmlichen Testschaltung, da die Da tenübertragung von dem ersten zum zweiten Schaltungsteil über die statischen Zwischenspeicherschaltungen in der Operations-Betriebsart bzw. im Betrieb erzielt wird. Zudem weist die Testschaltung aufgrund der Tatsache, daß die dyna mische Zwischenspeicherschaltung als Slave bzw. gesteuertes Element in der Zwischenspeicherschaltung eingesetzt wird, weniger Elemente als eine herkömmliche Abtast-Zwischenspei cherschaltung auf, die Daten durch zwei statische Zwischenspeicherschaltungen verschiebt. Demzufolge ist für die Testschaltung nur noch reduzierte Schaltungsfläche er forderlich.

Die vorliegende Erfindung wird durch die nachfolgende detaillierte Beschreibung in Verbindung mit den beiliegenden Zeichnungen noch weiter verdeutlicht. Es zeigen:

Fig. 1 ein Blockschaltbild eines Aufbaus einer herkömmli chen Testschaltung,

Fig. 2 ein Blockschaltbild eines Aufbaus einer herkömmli chen Abtast-Zwischenspeicherschaltung,

Fig. 3 ein Schaltbild einer statischen Zwischenspeicherschaltung, die die Abtast-Zwischen speicherschaltung gemäß Fig. 2 bildet,

Fig. 4 ein Blockschaltbild eines Aufbaus eines bevorzugten Ausführungsbeispiels der erfindungsgemäßen Testschaltung,

Fig. 5 ein Schaltbild einer dynamischen Zwischenspeicherschaltung, die die Abtast-Zwischen speicherschaltung gemäß Fig. 4 bildet, und

Fig. 6 ein Blockschaltbild, das die Abtast-Zwischenspeicherschaltung gemäß Fig. 4 mit einer an ders gearteten gegenseitigen Verbindung zeigt.

Ein bevorzugtes Ausführungsbeispiel vorliegender Erfindung wird nun unter Bezugnahme auf die Fig. 4 und 5A bis 5D beschrieben. Fig. 4 zeigt ein Blockschaltbild, in dem ein Beispiel des Aufbaus eines bevorzugten Ausführungsbeispiels einer Abtast-Zwischenspeicherschaltung dargestellt ist. Die Abtast-Zwischenspeicherschaltung ist durch einen Multiplexer 7, eine statische Zwischenspeicherschaltung 8 und eine dyna mische Zwischenspeicherschaltung 10 gebildet. Der Multiple xer 7 weist einen Invertierer 4 und zwei Übertragungs-Gates 5 und 6 auf. Im Multiplexer 7 wird ein an einen Steueran schluß c angelegtes Steuersignal C an einen Eingangsanschluß des Invertierers 4 und an eine Steuerelektrode des Übertra gungs-Gates 6 angelegt, während ein an einen ersten Ein gangsanschluß a angelegtes Signal DI₁ zu einer Elektrode des Übertragungs-Gates 5 gegeben und ein an einen zweiten Ein gangsanschluß b angelegtes Signal DI₂ an eine Elektrode des Übertragungs-Gates 6 angelegt wird. Folglich führt ein nied riger Pegel "L" des Steuersignals C zu einer Einschaltung des Übertragungs-Gates 5 und zu einer Abschaltung des Über tragungs-Gates 6, wodurch das Signal DI₁ in die statische Zwischenspeicherschaltungen 8 eingelassen bzw. weitergelei tet wird. Andererseits wird das Übertragungs-Gate 5 bei ho hem Pegel "H" des Steuersignals C abgeschaltet und das Über tragungs-Gate 6 eingeschaltet. Als Ergebnis wird das Signal DI₂ in die statischen Zwischenspeicherschaltungen 8 ge leitet.

Die statische Zwischenspeicherschaltung 8 und die dynamische Zwischenspeicherschaltung 10 bilden eine Master-Slave-Zwi schenspeicherschaltung, die synchron mit einem Taktsignal Φ arbeitet. Wenn das Taktsignal Φ hohen Pegel "H" besitzt, werden Daten DI vom Multiplexer 7 in die statische Zwischenspeicherschaltung 8 eingegeben. Als Reaktion auf die Umschaltung des Taktsignals Φ auf niedrigem Pegel "L" werden die Daten DI zur dynamischen Zwischenspeicherschaltung 10 weitergeleitet und von dieser ausgegeben, während sie in der statischen Zwischenspeicherschaltung 8 gehalten werden. Kurz gesagt besteht der Schaltungsbetrieb der Abtast-Zwischen speicherschaltung bei niedrigem Pegel des Steuersignals C in der Aufnahme des Signals DI₁, das am ersten Eingangsanschluß a zur Verfügung steht, und in der Abgabe desselben an Aus gangsanschlüssen d und S_o. Falls das Steuersignal C hohen Pegel besitzt, nimmt andererseits die Abtast-Zwischenspei cherschaltung das Signal DI₂, das am zweiten Eingangsan schluß b zur Verfügung steht, auf und gibt dieses an den Ausgangsanschlüssen d und S_o ab.

Die Verbindung zwischen der Abtast-Zwischenspeicherschaltung und den Schaltungen und weiteren Abtast-Zwischenspeicherschaltungen bleiben gleichartig wie diejeni gen bei den herkömmlichen Abtast-Zwischenspeicherschaltun gen. Auch die Abläufe bzw. Funktionsvorgänge der Abtast-Zwi schenspeicherschaltungen bleiben gleich wie die bei den her kömmlichen Abtast-Zwischenspeicherschaltungen.

Im normalen Schaltungsbetrieb werden Daten von einem ersten Schaltungsteil über die statischen Zwischenspeicherschaltun gen 8 zu einem zweiten Schaltungsteil übertragen. Folglich übersteigt die Möglichkeit eines Schaltungsausfalls in der normalen Betriebsart beim bevorzugten Ausführungsbeispiel nicht diejenige einer integrierten Schaltung, die mit der herkömmlichen Testschaltung ausgestattet ist.

Die Fig. 5A bis 5D zeigen Schaltbilder, in denen Abänderun gen der dynamischen Zwischenspeicherschaltung 10 dargestellt sind, die als Slave-Zwischenspeicherschaltung bzw. geführte Zwischenspeicherschaltung eingesetzt wird.

In den Fig. 5A bis 5D bezeichnet das Symbol TG_n ein Übertra gungs-Gate, das durch einen MOS-Transistor des N-Typs gebil det ist, und das Symbol TG_p ein Übertragungs-Gate, das durch einen MOS-Transistor des P-Typs gebildet ist. Mit IN1 bis IN4 sind Invertierer bezeichnet. Das Taktsignal für die In- Betrieb-Setzung bzw. -Triggerung der dynamischen Zwischenspeicherschaltungen 10 ist mit Φ_in bezeichnet. Ein an die dynamische Zwischenspeicherschaltung 10 angelegtes Signal ist mit DI bezeichnet, während ein von der dynami schen Zwischenspeicherschaltung 10 abgegebenes Signal DO be zeichnet ist.

Die dynamische Zwischenspeicherschaltung gemäß Fig. 5A ist gleichartig der statischen Zwischenspeicherschaltung gemäß Fig. 3A, besitzt aber vereinfachten Aufbau. Die dynamische Zwischenspeicherschaltung empfängt die Daten DI über einen Anschluß des Übertragungs-Gates TG_n, das durch das an seiner Steuerelektrode anliegende Taktsignal Φ_in gesteuert wird. Ein weiterer Anschluß des Übertragungs-Gates TG_n ist mit ei nem Eingangsanschluß des Invertierers IN1 verbunden, dessen Ausgangsanschluß mit einem Eingangsanschluß des Invertierers IN2 verschaltet ist. Folglich werden die Daten DO an einem Ausgangsanschluß des Invertierers IN2 abgegeben.

Das Übertragungs-Gate TG_n wird als Reaktion auf einen hohen Pegel des Taktsignals Φ_in eingeschaltet, wodurch die Daten DI in die dynamische Zwischenspeicherschaltung gemäß Fig. 5A eingegeben werden. Nachfolgend wird das Taktsignal Φ_in auf niedrigen Pegel umgeschaltet, um das Übertragungs-Gate TG_n abzuschalten. Als Ergebnis werden die Daten DI in der dyna mischen Zwischenspeicherschaltung aufgrund einer parasitären Kapazität gehalten, die beispielsweise an einem Ausgang des Übertragungs-Gates TG_n, einem Eingang des Invertierers IN1 oder auf Verbindungsleitungen geschaffen wird. Die Daten werden dann zu den Invertierern IN1 und IN2 übertragen und am Ausgangsanschluß S_o der Abtast-Zwischenspeicherschaltung als das Ausgangssignal DO abgegeben. Es ist anzumerken, daß die Datenübertragung in einer begrenzten Zeit beendet sein muß, da die Zeitdauer, während der die Daten in der dynami schen Zwischenspeicherschaltung 10 gehalten werden, von der parasitären Kapazität abhängt. Folglich muß die Abtast-Zwischenspeicherschaltung mit hoher Geschwindigkeit betrie ben werden, damit die Datenübertragung beendet ist, bevor die dynamische Zwischenspeicherschaltung 10 die Datenhaltung beendet bzw. nicht mehr bewirken kann.

Die dynamische Zwischenspeicherschaltung gemäß Fig. 5B ist gleich der statischen Zwischenspeicherschaltung gemäß Fig. 3B, besitzt aber einfachen Aufbau. Bei der dynamischen Zwischenspeicherschaltung gemäß Fig. 5B werden die Daten DI an einen Anschluß des Übertragungs-Gates TG_n angelegt, das das Taktsignal Φ_in an seiner Steuerelektrode empfängt. Ein weiterer Anschluß des Übertragungs-Gates TG_n ist mit einem Eingangsanschluß des Invertierers IN1 verbunden, dessen Aus gangsanschluß mit einem Eingangsanschluß des Invertierers IN2 verschaltet ist. Die Daten DO werden am Ausgangsanschluß des Invertierers IN2 abgegeben. Der Ausgangsanschluß des In vertierers IN1 ist mit einer Steuerelektrode des Übertra gungs-Gates TG_n verbunden. Eine Elektrode des Übertragungs-Gates TG_n ist mit einer Spannungsquelle verschaltet, während eine andere Elektrode des Übertragungs-Gates TG_n an einen Eingangsanschluß des Invertierers IN1 angeschlossen ist. Durch diese Gestaltung ist sichergestellt, daß die Daten in der dynamischen Zwischenspeicherschaltung 10 für lange Zeit gehalten werden.

Die dynamische Zwischenspeicherschaltung gemäß Fig. 5C ist gleich der statischen Zwischenspeicherschaltung gemäß Fig. 3C, besitzt aber einfachen Aufbau. Bei der dynamischen Zwischenspeicherschaltung gemäß Fig. 5C wird das Taktsignal Φ_in dem Invertierer IN4 zugeführt, durch den es invertiert wird. Das umgekehrte bzw. invertierte Signal wird dann einer Steuerelektrode des ersten Übertragungs-Gates TG_p zugeführt. Die Daten DI werden in das Übertragungs-Gate TG_ni, das das Taktsignal Φ_in an seiner Steuerelektrode empfängt, und in einen Anschluß des ersten Übertragungs-Gates TG_p eingegeben, das an seiner Steuerelektrode das umgekehrte bzw. inver tierte Taktsignal empfängt. Weitere Anschlüsse der Übertra gungs-Gates TG_n und TG_p sind mit einem Eingangsanschluß des Invertierers IN1 verbunden. Ein Ausgangsanschluß des Inver tierers IN1 ist an einen Eingangsanschluß des Invertierers IN2 angeschlossen. Die Daten DO werden an einem Ausgangsan schluß des Invertierers IN2 abgegeben.

Die dynamische Zwischenspeicherschaltung gemäß Fig. 5D ist gleich der statischen Zwischenspeicherschaltung gemäß Fig. 3D, besitzt aber einfacheren Aufbau. Bei der dynamischen Zwischenspeicherschaltung gemäß Fig. 5D wird das Taktsignal Φ_in dem Invertierer IN4 zugeführt, durch den es invertiert wird. Das umgekehrte bzw. invertierte Taktsignal wird dann an eine Steuerelektrode des ersten Übertragungs-Gates TG_p angelegt. Die Daten DI werden an das Übertragungs-Gate TG_n, das das Taktsignal Φ_in an seiner Steuerelektrode empfängt, und einen Anschluß des ersten Übertragungs-Gates TG_p angelegt, das das invertierte Taktsignal an seiner Steuer elektrode empfängt. Weitere Anschlüsse der Übertragungs-Ga tes TG_n und TG_p sind mit einem Eingangsanschluß des Inver tierers IN1 verbunden. Ein Ausgangsanschluß des Invertierers IN1 ist mit einem Eingangsanschluß des Invertierers IN2 ver schaltet. Die Daten werden an einem Ausgangsanschluß des In vertierers IN2 abgegeben. Weiterhin ist der Eingangsanschluß des Invertierers IN1 mit einer Steuerelektrode des Übertra gungs-Gates TG_n verbunden. Eine Elektrode des Übertragungs-Gates TG_n ist mit einer Strom- oder Spannungsquelle ver schaltet, während eine weitere Elektrode des Übertragungs-Gates TG_n mit einem Eingangsanschluß des Invertierers IN1 verbunden ist. Durch diesen Aufbau wird sichergestellt, daß die Daten in der dynamischen Zwischenspeicherschaltung 10 für ein langes Zeitintervall gehalten werden.

Obwohl vorstehend beschrieben wurde, daß die in den Fig. 5A bis 5D gezeigten Schaltungen als Slave-Zwischenspeicherschaltung bzw. geführte Zwischenspeicher schaltung 10 beim bevorzugten Ausführungsbeispiel eingesetzt werden, gehen die vorstehend beschriebenen Wirkungen nicht verloren, auch wenn statt dessen andere Arten von dynamischen Zwischenspeicherschaltungen eingesetzt werden.

Vorstehend wurde weiterhin beschrieben, daß der Schiebe-Be trieb (Schiebe-Betriebsart-Betrieb), bei dem die Schaltungs teile getestet werden, und der normale Betrieb durch das selbe Taktsignal Φ gesteuert werden. Allerdings kann die Frequenz des Taktsignals Φ im Schiebe-Betrieb und im Normal-Betrieb unterschiedlich sein, um hierdurch die Arbeitsge schwindigkeit der Abtast-Zwischenspeicherschaltungen einzu stellen. Dies liegt darin begründet, daß die Datenübertra gung in einer begrenzten Zeitspanne aufgrund der Tatsache, daß die dynamische Zwischenspeicherschaltung 10 die Daten in Abhängigkeit von einer parasitären Kapazität hält, beendet sein muß und folglich die Abtast-Zwischenspeicherschaltung mit hoher Geschwindigkeit arbeiten muß, um die Datenübertra gung abzuschließen, bevor die dynamische Zwischenspeicher schaltung 10 die Daten verliert. Die zuvor beschriebenen Ef fekte und Wirkungen gehen selbst bei dieser Modifikation nicht verloren.

Weiterhin ist bei dem bevorzugten Ausführungsbeispiel gefor dert, daß die zweiten Eingangsanschlüsse einer Abtast-Zwi schenspeicherschaltung mit den zweiten Ausgangsanschlüssen der nächsten Abtast-Zwischenspeicherschaltung verbunden sind, so daß die Abtast-Zwischenspeicherschaltungen insge samt als ein Schieberegister arbeiten können (Fig. 1). Statt dessen kann der zweite Eingangsanschluß einer Abtast-Zwischenspeicherschaltung, wie in Fig. 6 gezeigt ist, mit dem zweiten Ausgangsanschluß der zweiten nachfolgenden Ab tast-Zwischenspeicherschaltung verbunden sein, so daß die Abtast-Zwischenspeicherschaltungen als zwei Schieberegister dienen können. In diesem Fall ist eine raschere Verschiebung möglich, da Signale in geringerer Häufigkeit verschoben wer den, wobei allerdings die Schaltungsabläufe komplexer sind, da eine größere Anzahl von Signalen benutzt wird. Zusätzlich zur rascheren Verschiebung wird ein Schaltungsausfall un wahrscheinlicher, da die für jeweils eine Abtast-Zwischen speicherschaltung durchzuführenden Verschiebungen in ihrer Zahl abnehmen. Die unter Bezugnahme auf das bevorzugte Aus führungsbeispiel vorstehend beschriebenen Wirkungen bleiben hierbei gewährleistet.

Es sind Maßnahmen zur Verringerung der Schaltungsfläche ei ner Testschaltung, die durch ein paralleles Register mit ei ner Mehrzahl von Abtast-Zwischenspeicherschaltungen gebildet ist, offenbart. Eine Abtast-Zwischenschaltung ist durch eine Master-Slave-Zwischenspeicherschaltung gebildet. Die Master-Slave-Zwischenspeicherschaltung umfaßt eine statische Zwi schenspeicherschaltung, die als führende Zwischenspeicher schaltung arbeitet, und eine dynamische Zwischenspeicherschaltung, die als geführte Zwischenspei cherschaltung wirkt. Unter der Steuerung durch ein Steuersi gnal wird in der statischen Zwischenspeicherschaltung entwe der ein in einen ersten Schaltungsteil eingegebenes Signal oder ein an eine Abtast-Zwischenspeicherschaltung einer nachfolgenden Stufe angelegtes Signal gehalten. Das in einen ersten Schaltungsteil eingegebene Signal wird über einen Ausgangsanschluß der Abtast-Zwischenspeicherschaltung an einen zweiten Schaltungsteil abgegeben. Das in die Abtast-Zwischenspeicherschaltung der vorhergehenden Stufe eingege bene Signal wird zur dynamischen Zwischenspeicherschaltung weitergeleitet und danach über einen anderen Ausgangsan schluß der Abtast-Zwischenspeicherschaltung an eine nachfol gende Abtast-Zwischenspeicherschaltung abgegeben. Da somit die dynamische Zwischenspeicherschaltung als geführte Zwi schenspeicherschaltung eingesetzt wird, enthält die Test schaltung weniger Elemente, wodurch weniger Schaltungsfläche für die Testschaltung benötigt wird.

Claims

1. Testschaltung, die einen Takteingangsanschluß, einen Teststeueranschluß (c) und einen Testdaten-Eingangsan schluß (a, b) besitzt und in einer Schaltung mit einem ersten Schaltungsteil (1a) und einem zweiten Schal tungsteil (2a) zwischen dem ersten und dem zweiten Schaltungsteil (1a, 2a) eingefügt ist, wobei der erste Schaltungsteil (1a) eine Mehrzahl von Ausgangsan schlüssen (12) und der zweite Schaltungsteil (2a) eine Mehrzahl von Eingangsanschlüssen (21) besitzt, die den Ausgangsanschlüssen (12) des ersten Schaltungsteils (1a) in einer 1-zu-1-Beziehung entsprechen, mit einem parallelen Register (9₁ bis 9 _2n), das mit dem Takteingangsanschluß und dem Teststeueranschluß ver bunden ist und eine Mehrzahl von Abtast-Zwischenspei cherschaltungen (9₁ bis 9 _2n) aufweist, die mit den Aus gangsanschlüssen (12) des ersten Schaltungsteils (1a) und den den Ausgangsanschlüssen des ersten Schaltungs teils entsprechenden Eingangsanschlüssen (21) des zwei ten Schaltungsteils (2a) verbunden sind, wobei das parallele Register durch serielle Verbindung des Test daten-Eingangsanschlusses und der Abtast-Zwischenspeicherschaltungen gebildet ist, wobei
jede Abtast-Zwischenspeicherschaltung (9₁ bis 9 _2n) eine statische Zwischenspeicherschaltung (8) die in Ab hängigkeit von einem an den Takteingangsanschluß ange legten ersten Taktsignal (Φ) arbeitet und eine dynami sche Zwischenspeicherschaltung (10) aufweist, die in Abhängigkeit von einem an den Takteingangsanschluß an gelegten zweiten Taktsignal arbeitet,
die Abtast-Zwischenspeicherschaltungen als Reaktion auf ein am Teststeueranschluß (c) empfangenes Signal (C) in eine Operations- oder Normalbetriebs-Betriebsart über gehen, in der jede Abtast-Zwischenspeicherschaltung Da ten, die an den Ausgangsanschlüssen (12) des ersten Schaltungsteils (1a) abgegeben werden, zu den Eingangs anschlüssen (21) des zweiten Schaltungsteils (2a) über ihre statische Zwischenspeicherschaltung (8) über tragen, und
die Abtast-Zwischenspeicherschaltungen andernfalls als Reaktion auf ein am Teststeueranschluß empfangenes Si gnal in einen Schiebe-Betrieb übergehen, bei dem an den Testdaten-Eingangsanschluß angelegte Testdaten aufein anderfolgend um eine Stufe von einer ersten Abtast-Zwi schenspeicherschaltung zur letzten Abtast-Zwischenspei cherschaltung, die miteinander in Reihe geschaltet sind, derart verschoben werden, daß die Testdaten in jeder der Abtast-Zwischenspeicherschaltungen in der statischen Zwischenspeicherschaltung (8) zwischenge speichert und danach über die dynamische Zwischenspei cherschaltung (10) zur Abtast-Zwischenspeicherschaltung der nächsten Stufe abgegeben werden.

2. Testschaltung nach Anspruch 1, bei der jede Abtast-Zwi schenspeicherschaltung (9₁ bis 9 _2n)
einen ersten Eingangsanschluß (a), der mit einem der Ausgangsanschlüsse (12) des ersten Schaltungsteils (1a) verbunden ist,
einen zweiten Eingangsanschluß (b) für die Aufnahme der Testdaten, wobei die Abtast-Zwischenspeicherschaltungen (9₁ bis 9 _2n) die Testdaten über ihre zweiten Eingangs anschlüsse von den Abtast-Zwischenspeicherschaltungen der vorhergehenden Stufe erhalten, mit Ausnahme der er sten Abtast-Zwischenspeicherschaltung, die die Test daten über ihren zweiten Eingangsanschluß von dem Test daten-Eingangsanschluß empfängt,
einen Steueranschluß (c), der mit, dem Teststeueran schluß zum Aufnehmen eines Steuersignals von diesen verbunden ist,
eine Schalteinrichtung (7) zum selektiven Vorwärtsbe wegen von über den ersten Eingangsanschluß eingegebenen Daten oder von Daten, die über den zweiten Eingangsan schluß in die statische Zwischenspeicherschaltung (8) eingegeben sind,
einen ersten Ausgangsanschluß (d) zum Abgeben von Da ten, die in der statischen Zwischenspeicherschaltung zwischengespeichert sind, an die Eingangsanschlüsse (21) des zweiten Schaltungsteils (2a), und
einen zweiten Ausgangsanschluß (S_o) für die Ausgabe von Daten aufweist, die von der dynamischen Zwischenspei cherschaltung (10) abgegeben werden.

3. Testschaltung nach Anspruch 2, bei der die Schaltein richtung (7) einen Multiplexer aufweist, der einen mit dem Steueranschluß verbundenen Daten-Wählan schluß (c),
einen ersten Daten-Eingangsanschluß (a), der mit dem ersten Eingangsanschluß verbunden ist,
einen zweiten Daten-Eingangsanschluß (b) der mit dem zweiten Eingangsanschluß verbunden ist, und
einen Daten-Ausgangsanschluß (DI) umfaßt, der an einen Eingangsanschluß der statischen Zwischenspeicherschal tung (8) angeschlossen ist.

4. Testschaltung nach Anspruch 3, bei der der Multiplexer einen Invertierer (4) mit einem an den ersten Daten-Eingangsanschluß des Multiplexers angeschlossenen Ein gangsanschluß,
einen ersten Transistor (5), wobei eine Steuerelektrode des ersten Transistors mit einem Ausgangsanschluß des Invertierers (4) verbunden ist, eine Elektrode des er sten Transistors mit dem ersten Daten-Eingangsanschluß (a) des Multiplexers verschaltet ist und eine weitere Elektrode des ersten Transistors an einen Ein gangsanschluß der statischen Zwischenspeicherschaltung (8) angeschlossen ist, und
einen zweiten Transistor (6) aufweist, wobei eine Steuerelektrode des zweiten Transistors (6) mit dem Da ten-Eingangsanschluß des Multiplexers verbunden ist, eine Elektrode des zweiten Transistors an den zweiten Daten-Eingangsanschluß (b) des Multiplexers an geschlossen ist und eine weitere Elektrode des zweiten Transistors mit dem Eingangsanschluß der statischen Zwischenspeicherschaltung (8) verbunden ist.

5. Testschaltung nach einem der Ansprüche 2 bis 4, bei der die zweiten Eingangsanschlüsse der Abtast-Zwischenspei cherschaltungen und die zweiten Ausgangsanschlüsse der Abtast-Zwischenspeicherschaltungen der vorhergehenden Stufe oder der Testdaten-Eingangsanschluß derart ver schaltet sind, daß der Testdaten-Eingangsanschluß und die Abtast-Zwischenspeicherschaltungen in Reihe ge schaltet sind, und bei der alle Steueranschlüsse der Abtast-Zwischenspeicherschaltungen gemeinsam verbunden sind, so daß alle Abtast-Zwischenspeicherschaltungen zusammengenommen als ein Schieberegister arbeiten.

6. Testschaltung nach Anspruch 5, bei der die Schaltung, in der die Testschaltung vorgesehen ist, weiterhin einen dritten Schaltungsteil (3a) aufweist, der eine Mehrzahl von Eingangsanschlüssen (31) besitzt, die den Ausgangsanschlüssen (22) des zweiten Schaltungsteils (2a) in einer 1 : 1-Beziehung entspre chen,
die Testschaltung weiterhin ein paralleles Register (9 _n+1 bis 9 _2n) aufweist, das zwischen den zweiten und den dritten Schaltungsteil (2a, 3a) eingefügt ist, mit dem Takteingangsanschluß und dem Teststeueranschluß verbunden ist und eine Mehrzahl von Abtast-Zwischen speicherschaltungen aufweist, die miteinander in Reihe geschaltet und mit den Ausgangsanschlüssen (22) des zweiten Schaltungsteils (2a) und den den Ausgangsan schlüssen des zweiten Schaltungsteils entsprechenden Eingangsanschlüssen (31) des dritten Schaltungsteils (3a) verschaltet sind, und
daß das zwischen den ersten und den zweiten Schaltungs teil (1a, 2a) eingefügte parallele Register und das zwischen den zweiten und den dritten Schaltungsteil (2a, 3a) eingefügte parallele Register in Reihe ge schaltet sind, um eine Daten-Übertragung zwischen die sen zu gewährleisten, wobei alle Steueranschlüsse der Abtast-Zwischenspeicherschaltungen gemeinsam verbunden sind, so daß die parallelen Register als ein Schiebere gister wirken können.

7. Testschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das zweite Taktsignal ein gegenüber dem ersten Taktsignal umgekehrtes bzw. inver tiertes Signal ist.

8. Testschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die dynamische Zwischen speicherschaltung (10) einen Transistor (TG_n), wobei eine Elektrode des Tran sistors mit dem Eingangsanschluß der dynamischen Zwi schenspeicherschaltung (10) verbunden ist und eine Steuerelektrode des Transistors das zweite Taktsignal empfängt,
einen ersten Invertierer (IN1) mit einem mit der ande ren Elektrode des Transistors verbundenen Eingangs anschluß und
einen zweiten Invertierer (IN2) mit einem mit einem Ausgangsanschluß des Invertierers (IN1) verbundenen Eingangsanschluß aufweist, wobei ein Ausgangsanschluß des zweiten Invertierers (IN2) mit dem Ausgangsanschluß der dynamischen Zwischenspeicherschaltung (10) verbun den ist.

9. Testschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die dynamische Zwischenspeicher schaltung (10) einen Transistor (TG_n) eines ersten Lei tungstyps, wobei eine Elektrode des Transistors des er sten Leitungstyps mit dem Eingangsanschluß der dyna mischen Zwischenspeicherschaltung (10) verbunden ist und eine Steuerelektrode des Transistors des ersten Leitungstyps das zweite Taktsignal empfängt,
einen ersten Invertierer (IN1) mit einem mit der ande ren Elektrode des Transistors des ersten Leitungstyps verbundenen Eingangsanschluß,
einen zweiten Invertierer (IN2) mit einem Ausgangsan schluß des ersten Invertierers verbundenen Eingangsan schluß und einem mit dem Ausgangsanschluß der dynami schen Zwischenspeicherschaltung verbundenen Ausgangsan schluß, und
einen Transistor (TG_p) eines zweiten Leitungstyps auf weist, wobei eine Steuerelektrode des Transistors des zweiten Leitungstyps mit dem Ausgangsanschluß des er sten Invertierers (IN1) verbunden ist, eine Elektrode des Transistors des zweiten Leitungstyps mit einer Spannungs- oder Stromquelle verschaltet ist und eine weitere Elektrode des Transistors des zweiten Leitungs typs mit dem Eingangsanschluß des ersten Invertierers (IN1) verbunden ist.

10. Testschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die dynamische Zwischenspeicher schaltung
einen Transistor (TG_n) eines ersten Leitungstyps, wobei eine Elektrode des Transistors des ersten Leitungstyps mit dem Eingangsanschluß der dynamischen Zwischenspei cherschaltung verbunden ist und eine Steuerelektrode des Transistors des ersten Leitungstyps das zweite Taktsignal empfängt,
einen ersten Invertierer (IN4), der das umgekehrte Si gnal an seinem Eingangsanschluß empfängt,
einen Transistor (TG_p) des zweiten Leitungstyps, wobei eine Elektrode des Transistors des zweiten Leitungstyps mit dem Eingangsanschluß der dynamischen Zwischenspei cherschaltung verbunden ist und eine Steuerelektrode des Transistors des zweiten Leitungstyps mit einem Aus gangsanschluß des ersten Invertierers verschaltet ist,
einen zweiten Invertierer mit einem mit der anderen Elektrode des Transistors des ersten Leitungstyps ver bundenen Eingangsanschluß und
einen dritten Invertierer (IN2) aufweist, wobei ein Eingangsanschluß des dritten Invertierers mit einem Ausgangsanschluß des zweiten Invertierers (IN1) verbun den und ein Ausgangsanschluß des dritten Invertierers mit dem Ausgangsanschluß der dynamischen Zwischenspei cherschaltung verschaltet ist.

11. Testschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die dynamische Zwischenspeicher schaltung
einen Transistor (TG_n) eines ersten Leitungstyps, wobei eine Elektrode des Transistors des ersten Leitungstyps mit dem Eingangsanschluß der dynamischen Zwischenspei cherschaltung verbunden ist und eine Steuerelektrode des Transistors des ersten Leitungstyps das zweite Taktsignal empfängt,
einen ersten Invertierer (IN4) für den Empfang des um gekehrten Signals an seinem Eingangsanschluß,
einen ersten Transistor (TG_p) des zweiten Leitungstyps, wobei eine Elektrode des ersten Transistors mit dem Eingangsanschluß der dynamischen Zwischenspeicherschal tung verbunden und eine Steuerelektrode des ersten Transistors mit einem Ausgangsanschluß des ersten In vertierers (IN4) verschaltet ist,
einen zweiten Invertierer (IN1) mit einem mit einer an deren Elektrode des Transistors des ersten Leitungstyps verbundenen Eingangsanschluß,
einen dritten Invertierer (IN2) mit einem mit einem Ausgangsanschluß des zweiten Invertierers verbundenen Eingangsanschluß und einem mit dem Ausgangsanschluß der dynamischen Zwischenspeicherschaltung verbundenen Ausgangsanschluß, und
einen zweiten Transistor (TG_p) des zweiten Leitungstyps aufweist, wobei eine Steuerelektrode des zweiten Tran sistors mit dem Ausgangsanschluß des zweiten Invertie rers (IN1) verbunden ist, eine Elektrode des zweiten Transistors mit einer Spannungs- oder Stromquelle ver schaltet ist und eine weitere Elektrode des zweiten Transistors mit dem Eingangsanschluß des zweiten Inver tierers verbunden ist.

12. Testschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Frequenz entweder des ersten Taktsignals oder des zweiten Taktsignals in der Operations-Betriebsart unterschiedlich ist gegenüber der in der Schiebe-Betriebsart.