DE4100671C2 - - Google Patents
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Description
Die Erfindung bezieht sich auf eine Abtasttestschaltung nach dem Oberbegriff
des Patentanspruches 1 und
auf eine integrierte Halbleiterschaltungseinrichtung,
in der eine solche Abtasttestschaltung verwendet wird.
Mit dem Fortschreiten der Miniaturisierung hat
sich der Grad der Integration von integrierten Halbleiter
schaltungen erhöht und wird sich weiter erhöhen.
Bei einer Steigerung des Integrationsgrads (der Zahl der Gatter) hat sich die beim Testen von
integrierten Halbleiterschaltungen auftretende Schwierigkeit
auch erhöht. Der Grad der Erleichterung des Testens
einer Einrichtung wird durch zwei Punkte bestimmt, nämlich die
Leichtigkeit, mit der die Fehler von Anschlüssen beobachtet
werden (Beobachtbarkeit), und die Leichtigkeit, mit der An
schlüsse auf einen gewünschten logischen Pegel gesetzt werden
(Steuerbarkeit). Allgemein kann gesagt werden, daß die
Anschlüsse eines logischen Netzwerkes großer Ausdehnung sowohl
in der Beobachtbarkeit als auch in der Steuerbarkeit schlech
ter werden.
Unter den Verfahren zum Testen von integrierten Halbleiterschaltungsein
richtungen gibt es eines, das Abtasttest genannt wird. Bei
diesem Abtasttest werden Registerschaltungen mit der Schiebe
registerfunktion an geeignete Stellen in ein logisches Netz
werk eingesetzt und mit einem einzelnen Schieberegisterpfad
verbunden. Während des Testes wird ein Testmuster seriell von
außerhalb des Chips eingegeben, und vorbestimmte Daten werden
in die Register gesetzt. Eine logische Schaltung ist mit dem
Datenausgangsanschluß von jedem Register verbunden, und ein
gewünschtes logisches Signal wird in die Logikschaltung einge
geben. Jede Logikschaltung wird als Reaktion auf ihr Logiksi
gnal tätig, und das Resultat wird parallel in das Register
durch den parallelen Eingangsanschluß des Registers eingege
ben. Danach werden die in das Register gesetzten Daten seriell
nach außerhalb des Chips ausgegeben, und eine Beobachtung der
Ausgangssignale macht es möglich, die Beobachtbarkeit und Steuerbar
keit der Anschlüsse eines logischen Netzwerkes großer
Ausdehnung zu verbessern.
Weiterhin sind Abtasttestschaltungen, die auf asynchrone,
sequentielle Schaltungen gerichtet sind, in den japanischen
Offenlegungsschriften JP 56-74 668 A, JP 63-38 179 A und JP 63-38 184 A
offenbart. Der Stand der Technik gemäß der japanischen Offen
legungsschrift JP 63-38 184 A soll im folgenden beschrieben wer
den.
Fig. 16 stellt ein Blockschaltbild dar, das ein Beispiel für
eine herkömmliche Testabtastschaltung zum Durchführen von Ab
tasttests zeigt. Wie in Fig. 16 gezeigt ist, enthält die Ab
tasttestschaltung SRL Verriegelungsschaltungen L1, L2 und L3
sowie Inverter 1 bis 4. Serielle Daten werden an den Inverter
1 von einem zweiten Eingangsanschluß S1 eingegeben. Der Aus
gang des Inverters 1 ist mit der Verriegelungsschaltung ver
bunden. Die Verriegelungsschaltung L1 weist Inverter 5 und 6
und Übertragungsgatter 13 und 15 in der Form von n MOS-Transi
storen auf. Der Eingang des Inverters 5 ist mit dem Ausgang
des Inverters 6 verbunden, der Ausgang des Inverters 5 ist mit
dem Eingang des Inverters 6 verbunden, wodurch ein Register
gebildet ist.
Das Übertragungsgatter 13 ist zwischen den Eingang des Inver
ters 5 und den Ausgang des Inverters 2 geschaltet. An den In
verter 2 werden Daten von einem ersten Eingangseinschluß D1
eingegeben. An das Gate des Übertragungsgatters 13 wird ein
Taktsignal von einem Eingangsanschluß TD angelegt. Das Über
tragungsgatter 15 ist zwischen den Eingang des Inverters 5 und
dem Ausgang des Inverters 1 geschaltet, und an das Gate des
Übertragungsgatters 15 wird ein Taktsignal über einen Ein
gangsanschluß T1 angelegt. Der Ausgang der Verriegelungsschal
tung L1 wird an die Verriegelungsschaltungen L2 und L3 ange
legt. Die Verriegelungsschaltung L2 weist Inverter 7 und 8 und
ein Übertragungsgatter 19 auf. Der Eingang des Inverters 7 ist
mit dem Ausgang des Inverters 8 verbunden, der Ausgang des In
verters 7 ist mit dem Eingang des Inverters 8 verbunden, wo
durch ein Register gebildet ist. Das Übertragungsgatter 19 ist
zwischen den Eingang des Inverters 7 und den Ausgang der Ver
riegelungsschaltung L1 geschaltet, und an das Gate des Über
tragungsgatters 19 wird ein Taktsignal von einem Eingangsan
schluß T2 angelegt. Das Ausgangssignal von der Verriegelungs
schaltung L2 wird an den zweiten Ausgangsanschluß SO durch den
Inverter 4 angelegt.
Die Verriegelungsschaltung L3 weist Inverter 9 und 10 und ein
Übertragungsgatter 17 auf. Der Eingang des Inverters 9 ist mit
dem Ausgang des Inverters 10 verbunden, der Ausgang des Inver
ters 9 ist mit dem Eingang des Inverters 10 verbunden, wodurch
ein Register gebildet wird. Das Übertragungsgatter 17 ist zwi
schen den Eingang des Inverters 9 und der Verriegelungsschal
tung L1 geschaltet, und an das Gate des Übertragungsgatters 17
wird ein Taktsignal von einem Eingangsanschluß T3 angelegt.
Das Ausgangssignal von der Verriegelungsschaltung L3 wird an
einen ersten Ausgangsanschluß DO durch den Inverter 3 ange
legt.
Fig. 17 zeigt ein Blockschaltbild eines integrierten Halblei
terschaltungschips, der mit der in Fig. 16 gezeigten Abtast
testschaltung versehen ist. Wie in Fig. 17 gezeigt ist, ent
hält der einzelne Chip Schaltungsblöcke CB1 und CB2, die zu
testen sind. Die Ausgangsanschlüsse DO der Abtasttestschaltun
gen SRL1 und SRL2 sind mit den Eingangsanschlüssen I1 bzw. I2
des Schaltungsblockes CB1 verbunden. Die Eingangsanschlüsse DI
der Abtastschaltungen SRL3 und SRL4 sind mit dem Ausgangsan
schluß O1 des Schaltungsblockes CB1 verbunden, die Ausgangsan
schlüsse DO der Abtastschaltungen SRL3 und SRL4 sind mit den
Eingangsanschlüssen I1 und I2 des Schaltungsblockes CB2 ver
bunden.
Die Eingangsanschlüsse DI der Abtasttestschaltungen SRL5 und
SRL6 sind mit den Ausgangsanschlüssen O1 und O2 des Schal
tungsblockes CB2 verbunden. Abtasttestschaltungen SRL1 bis
SRL6 sind zwischen den seriellen Dateneingangsanschluß SI′ und
den seriellen Datenausgangsanschluß SO′ des Chips geschaltet,
wodurch ein Abtastpfad gebildet ist. Der Eingangsanschluß T3
der Abtasttestschaltung SRL1 ist mit dem Takteingangsanschluß
T3a des Chips verbunden. Die Eingangsanschlüsse T3 der Abtast
testschaltungen SRL2, SRL3 und SRL4 sind mit dem Eingangsan
schluß T3b des Chips verbunden und werden mit einem Taktsignal
beaufschlagt. Die Eingangsanschlüsse TD der Abtasttestschal
tungen SRL3 bis SRL6 sind mit dem Eingangsanschluß TD des
Chips verbunden und werden mit einem Taktsignal beaufschlagt.
Fig. 18 zeigt ein Flußdiagramm zum Erläutern des Betriebes zum
Testen der in Fig. 17 gezeigten Testblöcke, und Fig. 19 ist
ein Zeitablaufdiagramm.
Unter Bezugnahme auf die Fig. 16 und 19 wird jetzt der Betrieb
einer herkömmlichen Abtasttestschaltung beschrieben. Der
Schaltungsblock ist in zwei Teile unterteilt, einer für den
Normalbetrieb und einer für den Testbetrieb. Während des Nor
malbetriebes sind die an die Testeingangsanschlüsse T1 und T2
eingegebenen Signale des Chips auf den "L"-Pegel gesetzt, die
an die Eingangsanschlüsse TD, T3a und T3b eingegebene Signale
sind auf den "H"-Pegel gesetzt. Mit so eingestellten Signalen
sind bei der in Fig. 16 gezeigten Abtasttestschaltung die
Übertragungsgatter 13 und 17 leitend geschaltet, während die
Übertragungsgatter 15 und 19 nichtleitend geschaltet sind. Da
durch wird die Verriegelungsschaltung L1 zu einer Durchgangs
schaltung, durch die von dem Eingangsanschluß DI durch den In
verter 2 eingegebenen Daten durchgegeben werden, und die Ver
riegelungsschaltung L3 wirkt ebenfalls als eine Durchgangs
schaltung, durch die von der Verriegelungsschaltung L1 einge
gebene Daten durchgegeben werden zu dem Inverter 3.
Andererseits ist die Verriegelungsschaltung in dem Datenhalte
zustand, da das Übertragungsgatter 19 nichtleitend geschaltet
ist. Daher sind die in Fig. 17 gezeigten Abtasttestschaltungen
daran gehindert, Daten von den seriellen Dateneingangsan
schlüssen SI aufzunehmen. Daher wirkt der Pfad von dem Ein
gangsanschluß DI zu dem Ausgangsanschluß DO einfach als Daten
übertragungskreis. Da der Pfad von dem Eingangsanschluß DI zu
dem Ausgangsanschluß DO in der Abtasttestschaltung SRL zwi
schen den Schaltungsblöcken CB1 und CB2 den Datendurchgangszu
stand annimmt, nimmt die Leitung zwischen den Schaltungs
blöcken CB1 und CB2 den logisch leitenden Zustand ein, wodurch
die gleiche Logikfunktion wie zuvor ausgeführt wird, bevor die
Testabtastschaltungen SRL1 bis SRL6 eingesetzt sind.
Der Testbetrieb wird nun beschrieben. Der Testbetrieb ist in
zwei Modi unterteilt: einen Abtastbetriebsmodus und einen
Blocktestbetriebsmodus. In dem Abtastbetriebsmodus werden
Testmuster für die Schaltungsblöcke CB1 und CB2, die zu testen
sind, seriell von den seriellen Dateneingangsanschlüssen SI
eingegeben, und gleichzeitig werden Ausgangsdaten von den
Schaltungsblöcken CB1 und CB2, die zu testen sind, seriell von
den seriellen Datenanschlüssen SO ausgegeben. In dem Block
testbetriebsmodus werden Testmuster für die zu testenden
Schaltungsblöcke CB1 und CB2, die an die Abtasttestschaltungen
SRL1 bis SRL6 eingegeben sind, mit den an die Eingangsan
schlüsse T3a und T3b eingegebenen Taktsignale synchronisiert
und an die Eingangsanschlüsse der tatsächlich zu testenden
Schaltungsblöcke CB1 und CB2 eingegeben. Dann werden die Test
daten in der Verriegelungsschaltung L1 innerhalb der entspre
chenden Testabtastschaltung SRL in Synchronisation mit dem
entsprechenden Signalverlauf gehalten. Der Testbetriebsmodus
und der Blocktestmodus werden abwechselnd für jedes Muster in
dem zu testenden Schaltungsblock wiederholt, wodurch der Ab
tasttest des zu testenden Schaltungsblockes erzielt wird. Wei
terhin wird der Test des Chips erzielt, indem das Verfahren
dieses Vorgehens gleich oft wiederholt wird, wie es zu testende
Schaltungsblöcke in dem Chip gibt.
Der Testbetrieb wird im folgenden mit dem in Fig. 17 gezeigten
Chip als Beispiel beschrieben. Dieser Chip weist Schaltungs
blöcke CB1 und CB2 auf, und durch das Testen der Schaltungs
blöcke CB1 und CB2 kann das Testen des Chips durchgeführt wer
den. Die für den Test der Schaltungsblöcke CB1 und CB2 notwen
digen Testmuster sind in Tabelle 1A bzw. 1B gezeigt.
Wie in Tabelle 1A gezeigt ist, sind vier Muster als Testmuster
für den Schaltungsblock CB1 nötig. Wenn z. B. an die Eingangs
anschlüsse I1 und I2 des Schaltungsblockes CB1 "H"-,"H"-Pegel
signale mit dem gewünschten Zeitpunkt eingegeben werden, wird
ein Ausgangssignal auf dem "H"-Pegel von dem Ausgangsanschluß
O1 des Schaltungsblockes CB1 ausgegeben. Ahnlich wird für ein
"H","L"-Pegelsignal ein Ausgangssignal auf dem "L"-Pegel er
zielt; und für ein "L","H"-Signal wird ein Ausgangssignal auf
dem "H"-Pegel erzielt. Ähnlich kann der Schaltungsblock CB2
durch Beobachten des mit dem Eingangsmuster verknüpften Aus
gangsmusters getestet werden.
Diese Testmuster werden seriell an dem seriellen Datenein
gangsanschluß SI′ eingegeben und den Abtastpfad übertragen,
und Eingangsdaten werden in eine gewünschte Abtasttestschal
tung SRL gesetzt. Damit weiter die Testausgangsdaten von dem
seriellen Datenausgangsanschluß SO′ seriell ausgegeben werden,
müssen die in den Tabellen 1A und 1B gezeigten Testmuster in
serielle Daten gewandelt werden. Die in derartige serielle Da
ten gewandelten Testmuster sind in den Tabellen 2A und 2B ge
zeigt.
Tabelle 2A zeigt die von dem seriellen Dateneingangsanschluß
SI′ eingegebenen Testmuster, während Tabelle 2B die von dem
seriellen Datenausgangsanschluß SO′ ausgegebenen Ausgangsmu
ster zeigt. In Fig. 17 sind sechs Abtasttestschaltungen SRL1
bis SRL6 auf dem sich von dem seriellen Dateneingangsanschluß
SI′ zu dem seriellen Datenausgangsanschluß SO′ erstreckenden
Pfad angeordnet. Daher ist ein Betrag von Taktsignalen, der
sechs Perioden entspricht, für jede Abtasttätigkeit nötig. In
den Fig. 2A und 2B zeigt die Markierung X Blinddaten an, die
während der Abtastverschiebung benötigt werden, derartige
Blinddaten werden benötigt, wenn Testeingangsdaten von dem se
riellen Dateneingangsanschluß in eine vorbestimmte Abtasttest
schaltung SRL gesetzt werden, damit die für das Ausgeben der
Testausgangsdaten von der vorbestimmten Abtastschaltung SRL an
den Abtastdatenausgangsanschluß SO′ notwendige Verschiebung
vorgesehen wird.
Die Zahl der zum Testen des Schaltungsblockes CB1 nötigen
Testmuster beträgt vier, und es werden ebenfalls vier Testmu
ster zum Testen des Schaltungsblockes CB2 benötigt. Wie aus
dem in Fig. 18 gezeigten Flußdiagramm ersichtlich ist, wird
weiterhin ein Muster zum Ausgeben der Testausgangsdaten von
dem seriellen Datenausgangsanschluß SO nach Beendigung des
Testbetriebes des Schaltungblockes CB2 benötigt. Daher werden
insgesamt neun Muster zum Durchführen des Testes des Chips
benötigt. Die seriell gewandelten Daten werden seriell von dem
seriellen Dateneingangsanschluß SI′ in dem Abtastmodus einge
geben. Während des Testbetriebes werden die Blöcke durch wie
derholtes Ausführen des Abtastmodus und des Testmodus gete
stet.
Fig. 19 ist ein Zeitablaufdiagramm, das die verschiedenen
Zeitpunkte für die in Fig. 18 gezeigten Teile darstellt. Der
Abtastmodus wird im folgenden näher unter Bezugnahme auf Fig.
19 beschrieben. Wie in Fig. 19(g) gezeigt ist, wird ein Takt
signal auf dem "L"-Pegel an den Eingangsanschluß TD eingege
ben. Wie in Fig. 19(c) und (d) gezeigt ist, werden an die
Eingangsanschlüsse T1 und T2 Abtasttaktsignale als nichtüber
lappende positive Taktsignale eingegeben. Gleichzeitig damit
werden Daten von dem Abtastdateneingangsanschluß SI′ aufeinan
derfolgend in die Abtasttestschaltungen SRL1 bis SRL6 eingele
sen ("scanned in"). Der Betrag eines Abtastsignales, der sechs
Perioden entspricht, wird benötigt zum Eingeben der gewünsch
ten Daten an eine vorbestimmte Abtasttestschaltung SRL. Wie in
Fig. 19(b) gezeigt ist, werden zur gleichen Zeit die Aus
gangsdaten von dem Schaltungsblock CB1 oder CB2, die in dem
vorhergehenden Test in die vorbestimmte Abtasttestschaltung
übernommen worden sind (in dem in Fig. 17 gezeigten Beispiel
die Abtasttestschaltung SRL3, SRL4 oder SRL5, SRL6, nacheinan
der ausgelesen ("scanned out").
Im folgenden wird der Testmodus beschrieben. Wenn die ge
wünschten Testeingangsdaten in eine vorbestimmte Abtasttest
schaltung SRL gesetzt sind, wird ein in Fig. 19(e) und (f)
gezeigter einzelner positiver Taktpuls an die Eingangsan
schlüsse T3a und T3b abgegeben. Dadurch werden die Testein
gangsdaten in der dritten Verriegelungsschaltung L3 der Ab
tasttestschaltung SRL verriegelt und an den Schaltungsblock
CB1 abgegeben. Zu dem Zeitpunkt, an dem die entsprecheneden
Tätigkeiten der Schaltungsblöcke CB1 und CB2 beendet sind,
wird ein positiver Taktpuls an den Eingangsanschluß TD als das
in Fig. 19(g) gezeigte Datentaktsignal abgegeben. Dadurch
wird das Ausgangsignal von jedem Schaltungsblock in der ersten
Verriegelungsschaltung L1 der entsprechenden Abtasttestschal
tung SRL durch den Eingangsanschluß DI der Abtasttestschaltung
SRL verriegelt.
Darauf folgend wird ein einzelner positiver Taktpuls an den
Eingangsanschluß T2 als ein zweites Abtasttaktsignal abgege
ben, wodurch das Ausgangssignal von dem Schaltungsblock in der
zweiten Verriegelungsschaltung L2 der Abtasttestschaltung SRL
zurückgehalten wird. Danach wird der Modus in den Abtastmodus
geändert, und der Test wird fortgesetzt.
Die Schaltungsblöcke CB1 und CB2 werden auf diese Weise gete
stet. In der in Fig. 17 gezeigten Schaltung verriegelt die
Verriegelungsschaltung das vorhergehende Testmuster, das wei
ter an die Eingangsanschlüsse I1 und I2 der Schaltungsblöcke
CB1 und CB2 eingegeben wird, so daß selbst, wenn die Werte der
Verriegelungsschaltungen L1 und L2 sich während der Abtasttä
tigkeit ändern, die internen Zustände der Schaltungsblöcke CB1
und CB2 unverändert bleiben, wodurch der Abtasttest möglich
gemacht wird.
Zusätzlich sind in dem obigen Beispiel asynchrone Schaltungen
als Schaltungsblöcke CB1 und CB2 verwendet worden, und die in
Fig. 16 gezeigte Schaltung ist als entsprechende Abtasttest
schaltung benutzt worden. Wenn jedoch synchrone Schaltungen
als Abtasttestschaltungen benutzt werden, wird die dritte in
Fig. 16 gezeigte Verriegelungsschaltung L3 unnötig.
Fig. 20 und 21 zeigen Blockschaltbilder von Abtasttestschal
tungen, bei denen synchrone Schaltungen als zu testende Schal
tungsblöcke verwendet werden. In dem in Fig. 20 gezeigten Bei
spiel sind die in Fig. 16 gezeigten Verriegelungsschaltung L3
und Eingangsanschluß T3 zum Empfangen des Taktsignales wegge
lassen, und der Eingang des Inverters 3 ist mit dem Eingang
des Inverters 5 verbunden. In dem in Fig. 21 gezeigten Bei
spiel sind nicht nur die Verriegelungsschaltung L3 und der
Eingangsanschluß T3, sondern auch der Inverter 3 weggelassen,
und der Ausgang des Inverters 4 ist mit dem Ausgangsanschluß
DO verbunden. Zusätzlich ist das oben beschriebene Blindmuster
in den Fig. 20 und 21 gezeigten Abtasttestschaltungen nötig.
Da die herkömmliche Abtasttestschaltung auf die oben beschrie
bene Weise ausgelegt ist, gibt es Abtasttestschaltungen, die
unnötig bei diesem Test sind, wenn der Abtasttest der Schal
tungsblöcke CB1 und CB2 durchzuführen ist. Wenn es z. B. ge
wünscht wird, nur den Schaltungsblock CB1 zu testen, würden
nur die Abtasttestschaltungen SRL1 bis SRL4 betätigt werden.
Tatsächlich müssen jedoch auch die Abtasttestschaltungen SRL5
und SRL6 verschoben werden. Daher müssen Blinddaten, die in
dem Testbetrieb unnötig sind, zur gleichen Zeit eingelesen
werden. Das bedeutet, daß ein Betrag von Blinddaten, der einer
Abtastpulsperiode entspricht, für die Abtasttestschaltung SRL1
benötigt wird. Somit wird für die gesamte Abtasttätigkeit ein
großer Betrag von Testzeit vergeudet.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Abtast
testschaltung vorzusehen, bei der die Abtasttätigkeit mit nur der
Anzahl von Abtasttaktperioden durchgeführt werden
kann, wie es die Zahl der während der Abtasttätigkeit benötigten
Abtasttestschaltungen angibt, ebenfalls soll die Verwendung in einer
integrierten Halbleiterschaltung vorgesehen werden.
Erfindungsgemäß wird diese Aufgabe Abtasttestschaltung mit
den in Patentanspruch 1 angegebenen Merkmalen gelöst.
Als
Reaktion darauf, daß sich die dritte Verriegelungsschaltung in
einem ersten logischen Zustand befindet, werden 1-Bitdaten,
die in den an den zweiten Eingangsanschluß eingegebenen seri
ellen Daten enthalten sind, von dem zweiten Eingangsanschluß
zu dem Ausgangsanschluß in einer "Durchgangs"-Weise ausgege
ben, während 1-Bitdaten, die an den ersten Eingangsanschluß
eingegeben werden sollen, daran gehindert werden, an die erste
Verriegelungsschaltung eingegeben zu werden. Als Reaktion auf
den Eingang eines Steuersignales werden die seriellen Daten,
die an die dritte Verriegelungsschaltung durch die erste Ver
riegelungsschaltung eingegeben werden, verriegelt. Die dritte
Verriegelungsschaltung wird durch ein Rücksetzsignal zurückge
setzt, und wenn ihr Ausgang zu dem zweiten logischen Zustand
invertiert ist, können die an den ersten oder zweiten Ein
gangsanschluß angelegte Daten von der ersten Verriegelungs
schaltung zu der zweiten Verriegelungsschaltung verschoben
werden.
Daher wird nur das Abtastregister, das notwen
dig wird, wenn der Abtasttest einer Schaltung durchgeführt
wird, die durch die Daten ausgewählt ist, effektiv gemacht,
wobei unnötige Abtastregister in den Durchgangszustand gesetzt
werden. Damit kann die Zahl der Abtastpfade für den Abtastbe
trieb wesentlich reduziert werden, wodurch die Testzeit ver
kürzt wird.
Gemäß einer bevorzugten Weiterbildung ist eine vierte Verrie
gelungsschaltung zum Verriegeln der Daten vorgesehen, die in
der ersten Verriegelungsschaltung verriegelt sind, und zum
Ausgeben der Daten an den zweiten Ausgangsanschluß. Als Reak
tion darauf, daß der Ausgang der vierten Verriegelungsschal
tung in einem ersten logischen Zustand ist, können die in der
ersten Verriegelungsschaltung verriegelten Daten nicht an die
vierte Verriegelungsschaltung eingegeben werden. Als Reaktion
darauf, daß der Ausgang der dritten Verriegelungsschaltung
einen zweiten logischen Zustand annimmt, können die in der
ersten Verriegelungsschaltung verriegelten Daten zu der vier
ten Verriegelungsschaltung verschoben werden.
Eine integrierte Halbleiterschaltungseinrichtung, in der
eine erfindungsgemäße Abtasttestschaltung verwendet
wird, ist im Patentanspruch 5 angegeben.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der
Figuren. Von den Figuren zeigt:
Fig. 1 ein Blockschaltbild einer Abtasttestschaltung gemäß
einer ersten Ausführungsform;
Fig. 2 ein Blockschaltbild einer integrierten Halbleiter
schaltung, die eine Abtasttestschaltung gemäß der
ersten Ausführungsform benutzt;
Fig. 3 ein Flußdiagramm zum Erläutern der Tätigkeit der
ersten Ausführungsform;
Fig. 4 ein Zeitablaufdiagramm zum Erläutern der Tätigkeit
der ersten Ausführungsform;
Fig. 5 ein Blockschaltbild eines anderen Beispieles einer
integrierten Halbleiterschaltung, die eine Abtast
testschaltung verwendet;
Fig. 6, 7 und 8 Zeitablaufdiagramme zum Erläutern der Tätig
keit der in Fig. 5 gezeigten integrierten Halblei
terschaltung;
Fig. 9 ein Blockschaltbild eines anderen Ausführungsbei
spieles einer Abtasttestschaltung;
Fig. 10 ein Blockschaltbild einer integrierten Halbleiter
schaltung, die die in Fig. 9 gezeigte Abtasttest
schaltung enthält;
Fig. 11 ein Blockschaltbild eines anderen Ausführungsbei
spieles einer Abtasttestschaltung;
Fig. 12 ein Blockschaltbild einer integrierten Halbleiter
schaltung, die die in Fig. 11 gezeigte Abtasttest
schaltung enthält;
Fig. 13 und 14 Blockschaltbilder anderer Ausführungsformen der
Abtasttestschaltung;
Fig. 15 ein Blockschaltbild einer integrierten Halbleiter
schaltung, die die in der Fig. 13 oder 14 gezeigte
Abtasttestschaltung enthält;
Fig. 16 ein Blockschaltbild einer herkömmlichen Abtasttest
schaltung;
Fig. 17 ein Blockschaltbild einer integrierten Halbleiter
schaltung, die die herkömmliche Abtasttestschaltung
enthält;
Fig. 18 ein Flußdiagramm zum Erläutern der Tätigkeit der
herkömmlichen Abtasttestschaltung;
Fig. 19 ein Zeitablaufdiagramm zum Erläutern der Tätigkeit
der herkömmlichen Testschaltung; und
Fig. 20 und 21 Blockschaltbilder anderer Beispiele herkömmli
cher Abtasttestschaltungen.
Die in Fig. 1 gezeigte Abtasttestschaltung (Scan-Testschal
tung) weist zusätzlich zu der oben beschriebenen in Fig. 16
gezeigten Abtasttestschaltung die folgenden Elemente auf. Ein
Übertragungsgatter 14 ist in Reihe zwischen einem Übertra
gungsgatter 13 und dem Ausgang eines in einer Verriegelungs
schaltung (Latch-Schaltung) L10 enthaltenen Inverter 2 ge
schaltet, und ein Übertragungsgatter 18 ist zwischen einem in
einer Verriegelungsschaltung L30 enthaltenen Übertragungsgat
ter 17 und dem Ausgang der Verriegelungsschaltung L10 geschal
tet. Nur wenn diese Übertragungsgatter 14 und 18 leitend ge
schaltet sind, werden Daten zu den Verriegelungsschaltungen
L10 und L30 eingegeben.
Ein Übertragungsgatter 16 ist parallel zu dem in der Verriege
lungsschaltung L10 enthaltenen Übertragungsgatter 15 geschal
tet, und ein Übertragungsgatter 20 ist parallel zu einem in
einer Verriegelungsschaltung L20 enthaltenen Übertragungsgat
ter 19 geschaltet. Wenn das Übertragungsgatter 15 oder 16 lei
tend geschaltet ist, werden an den seriellen Dateneingangsan
schluß SI eingegebene serielle Daten zu der Verriegelungs
schaltung L10 eingegeben. Wenn entsprechend das Übertragungs
gatter 19 oder 20 leitend geschaltet ist, werden die in der
Verriegelungsschaltung L10 verriegelten seriellen Daten zu der
Verriegelungsschaltung L20 eingegeben. Eine Verriegelungs
schaltung L40 und eine NOR-Schaltung 23 sind neu zum Steuern
der Übertragungsgatter 14, 18, 16 und 20 vorgesehen. Die Ver
riegelungsschaltung L40 weist ein Übertragungsgatter 21, eine
Runterziehschaltung 22 und Inverter 11 und 12 auf.
An das Gate des Übertragungsgatters 21 und an einen Eingang
der NOR-Schaltung 23 werden an den Takteingangsanschluß Tss
angelegte Taktsignale angelegt. Die Drain des Übertragungsgat
ters 21 ist mit dem Ausgang der Verriegelungsschaltung L10
verbunden, und seine Source ist mit dem Eingangsende des In
verters 11 und dem Ausgangsende des Inverters 12 und ebenfalls
mit der Drain der Runterziehschaltung 22 verbunden. An das
Gate der Runterziehschaltung 22 wird ein an den Rücksetzein
gangsanschluß Rss angelegtes Rücksetzsignal angelegt. Die
Source der Runterziehschaltung 22 liegt auf Masse. Das Aus
gangsende des Inverters 11 ist mit dem Eingangsende des Inver
ters 12 und ebenfalls mit dem anderen Eingangsende der NOR-
Schaltung 23 und mit den Gates der Übertragungsgatter 16 und
20 verbunden.
Die in Fig. 2 gezeigten zu testenden Schaltungsblöcke sind die
gleichen, wie die in Fig. 17 oben beschriebenen. Die Abtast
testschaltungen SRL1 bis SRL6 sind die gleichen, wie die in
Fig. 1 gezeigten. Der den Schaltungsblock CB1 und Abtasttest
schaltungen SRL1 bis SRL6 enthaltende Chip weist einen Taktan
schluß Tss′ zum Anlegen von Taktsignalen an die Takteingangs
anschlüsse Tss der Abtasttestschaltungen SRL1 bis SRL6 und
einen Rücksetzanschluß Rss′ zum Anlegen von Rücksetzsignalen
an die Rücksetzeingangsanschlüsse Rss der Abtasttestschaltun
gen SRL1 bis SRL6 auf. Der Rest der Anordnung ist der gleiche,
wie er zuvor unter Bezugnahme auf Fig. 17 beschrieben ist.
Im folgenden wird der Betrieb beschrieben. Wie bei dem vorigen
Beispiel ist der Betrieb in zwei Modi unterteilt: der normale
Betriebsmodus und der Testbetriebsmodus. In dem normalen Be
triebsmodus werden die Eingangsanschlüsse T1, T2 und Tss auf
dem Chip auf den "L"-Pegel gelegt, während die Anschlüsse T3a,
T3b, TD und Rss auf den "H"-Pegel gelegt werden. In der Ab
tasttestschaltung SRL ist, da das an den Rücksetzanschluß Rss
anzulegende Rücksetzsignal auf dem "H"-Pegel liegt, die Run
terziehschaltung 22 leitend, und die Verriegelungsschaltung
L40 ist zurückgesetzt. Als Ergebnis ist der Ausgang des Inver
ters 11 auf dem "H"-Pegel, wodurch die Übertragungsgatter 14
und 18 leitend gemacht werden, während die NOR-Schaltung 23
den "L"-Pegel annimmt, damit sind die Übertragungsgatter 16
und 20 nichtleitend gemacht.
Da weiterhin die an die Anschlüsse TD und T3 anzulegenden Si
gnale auf dem "H"-Pegel liegen, sind die Übertragungsgatter 13
und 17 leitend gemacht, und die Verriegelungen L10 und L30
werden "Datendurchgangs"-Schaltungen, wobei der sich von dem
Anschluß DI zu dem Anschluß DO erstreckende Pfad den Daten
durchgangszustand annimmt. Da weiterhin die an die Anschlüsse
T2 und T1 anzulegenden Signale auf dem "L"-Pegel liegen, wer
den die Übertragungsgatter 15 und 19 nichtleitend gemacht, und
die Verriegelung L20 wird in den Datenhaltezustand versetzt.
Die an den Anschluß SI eingegebenen Daten können nicht an die
Verriegelungsschaltung L10 eingegeben werden. Daher ist der in
Fig. 2 gezeigte, sich von dem Anschluß DI zu dem Anschluß DO
einer jeder Abtasttestschaltung SRL1 bis SRL6 zwischen den
Schaltungsblöcken CB1 und CB2 erstreckenden Pfad in den Daten
durchgangszustand versetzt, wobei die Leitung zwischen den
Schaltungsblöcken in dem logischen Leitungszustand ist, wo
durch die gleiche Funktion ausgeführt, wie die vor der Einfü
gung der Abtasttastschaltungen SRL1 bis SRL6.
Der Testbetrieb wird im folgenden unter Bezugnahme auf die
Fig. 1 bis 3 beschrieben. Bei dem Testbetrieb gibt es einen
Dateneingangsmodus für Abtasttestschaltungsauswahl neben dem
Abtastbetriebsmodus und dem Blocktestmodus, die oben bei dem
herkömmlichen Beispiel beschrieben sind. Zuerst bewirkt der
Dateneingangsmodus für die Abtasttestschaltungsauswahl, daß
nur eine Abtasttestschaltung aktiviert wird, die für den Ab
tasttest des zu testenden Schaltungsblockes nötig ist, und die
unnötigen Abtasttestschaltungen werden in den Datendurchgangs
zustand versetzt. Somit wird die Zahl der Abtaststufen redu
ziert.
Dann werden der Abtastbetriebsmodus und der Blocktestbetriebs
modus abwechselnd ausgeführt, wodurch der Abtasttest aufeinan
derfolgender Schaltungsblöcke durchgeführt wird. Wenn der Ab
tasttest eines Schaltungblockes beendet ist, wird der Abtast
test eines anderen ausgeführt, und neue Abtasttestschaltungs
auswahldaten werden eingegeben. Dieses wird so häufig wieder
holt, wie Schaltungsblöcke vorhanden sind, wodurch der Test
des Chips vervollständigt wird. Der Betrieb wird nun beschrie
ben, indem der in Fig. 2 gezeigte Chip als Beispiel genommen
wird. Die Testmuster der Schaltungsblöcke CB1 und CB2 werden
auf die gleiche Weise wie bei dem herkömmlichen Beispiel be
stimmt, wie es in Tabelle 1 gezeigt ist. Der Test gemäß dieser
Testmuster wird in der Reihenfolge CB1, CB2 ausgeführt. Zum
Übertragen gewünschter Daten zu dem in Fig. 2 gezeigten Ab
tastpfad und Schreiben derselben in eine vorbestimmte Abtast
testschaltung SRL wird die serielle Wandlung der Testmuster
bewirkt. Solche Testmuster sind in den Tabellen 3A und 3B ge
zeigt.
---------------------------------------------------------------------
Abtastung | |
Eingangsmuster (SI′) | |
#1 | |
HHLLLL CB1-I/O-Verbindungsauswahldaten (SRL1-SRL4) | |
2 | XXHH |
3 | XXLH |
4 | XXLL CB1-Eingangsmuster |
5 | XXHL |
6 | XXXX |
7 | LLLLHH CB2-I/O-Verbindungsauswahldaten (SRL3-SRL6) |
8 | XXLL |
9 | XXHL |
10 | XXLH CB2-Eingangsmuster |
11 | XXHH |
12 | XXXX |
Abtastung | |
Eingangsmuster (SO′) | |
#1 | |
XXXXXX | |
2 | XXXX |
3 | HHXX |
4 | LLXX CB1-Ausgangsmuster |
5 | HHXX |
6 | HHXX |
7 | XXXXXX |
8 | XXXX |
9 | LHXX |
10 | HHXX CB2-Ausgangsmuster |
11 | HHXX |
12 | HLXX |
Tabelle 3A zeigt Abtasttestschaltungsauswahldaten, die von dem
Datenpfadeingangsanschluß SI einzugeben sind, und Testein
gangsdaten für die Schaltungsblöcke CB1 und CB2. Die mit der
Abtastung #1 und der Abtastung #7 verknüpften Eingangsmuster
sind die Abtasttestschaltungsauswahldaten. Wegen der Auslegung
der in Fig. 1 gezeigten Abtasttestschaltung wird in dem Aus
gangsabschnitt der Verriegelungsschaltung L40 zum Auswählen
einer Abtasttestschaltung das in der Verriegelungsschaltung
L40 verriegelte Ausgangssignal invertiert; daher wird das ver
schobene und eingegebene Signal, während es als Abtasttest
schaltungsauswahlsignal dient, ein Nichtauswahlsignal, wenn es
auf dem "H"-Pegel liegt, und es wird ein Auswahlsignal, wenn
auf dem "L"-Pegel liegt.
Bei der Abtasttestschaltung SRL ist, da die Abtasttestschal
tungsauswahldaten aufeinanderfolgend in der Reihenfolge
"Anschluß SI → SO" abgetastet werden, das Muster zum Auswählen
der Abtasttestschaltungen SRL1 bis SRL4, die mit der I/O-Seite
(I1, I2, O1) des Schaltungsblockes CB1 verbunden sind "H, H,
L, L, L, L". Entsprechend ist das Muster zur Auswahl der Ab
tasttestschaltungen SRL3 bis SRL6, die mit der I/O-Seite (I1,
I2, O1, O2) des Schaltungsblockes CB2 verbunden ist, "L, L, L,
L, H, H".
Die Zahl der zum Setzen der Testeingangsmuster in die vorbe
stimmte Abtasttestschaltung SRL benötigten Perioden von Ab
tastschiebetaktsignalen ist gleich der Zahl der durch die Ab
tasttestschaltungsauswahldaten ausgewählten Abtasttestschal
tungen. Wenn z. B. der Schaltungsblock CB1 zu testen ist, gibt
es insgesamt vier Abtasttestschaltungen: die Abtasttestschal
tungen SRL1 und SRL2 auf der Eingangsseite des Schaltungsbloc
kes CB1 und die Abtasttestschaltungen SRL3 und SRL4 auf der
Ausgangsseite des Schaltungsblockes CB1. Somit wird ein Betrag
des Abtastschiebetaktsignales benötigt, der vier Perioden ei
ner Abtastschiebetätigkeit entspricht. Tabelle 3B zeigt die
von dem Abtastpfadausgangsanschluß SO ausgegebenen Ausgangsmu
ster. Zusätzlich bezeichnet das Zeichen X in den Tabellen 3A
und 3B ein Blindmuster.
Der Testbetrieb wird im folgenden bezüglich der in den Tabel
len 3A und 3B gezeigten Testmuster beschrieben, wobei Bezug
genommen wird auf Fig. 2 und die Zeitablaufdiagramme in Fig.
4.
Ein in Fig. 4(i) gezeigter einzelner positiver Taktpuls wird
an den Takteingangsanschluß Rss′ angelegt. Dadurch wird die
Testschaltungsauswahldatenverriegelung (L40 in Fig. 1) für
alle Abtasttestschaltungen zurückgesetzt, und alle Abtasttest
schaltungen nehmen den Auswahlzustand an. Das heißt, alle Ab
tasttestschaltungen SRL werden zum Ausführen einer Abtastver
schiebung veranlaßt durch die an die in Fig. 4(c) und (d) ge
zeigten Anschlüsse T1 und T2 angelegten Abtasteschiebetaktsi
gnale.
Die in Tabelle 3A gezeigten Abtasttestschaltungsauswahldaten
werden von dem Einleseanschluß SI′ zu dem Abtastpfad übertra
gen, wie in Fig. 4(a) gezeigt ist, und die gewünschten Daten
werden in vorbestimmte Abtasttestschaltungen SRL eingeschrie
ben. Zu dieser Zeit werden die übertragenen Abtasttestschal
tungsauswahldaten in den Abtastschiebeverriegelungen (die Ver
riegelungen L10 und L20, wie sie in Fig. 1 gezeigt sind) für
die Abtasttestschaltungen SRL gehalten. Als Reaktion auf den
Betrag eines Abtasttaktsignales, das der Zahl von vorbestimm
ten Abtasttestschaltungen entspricht, werden gewünschte Ab
tasttestschaltungsauswahldaten in den vorbestimmten Abtast
testschaltungen SRL verriegelt, woraufhin ein einzelner, in
Fig. 4(h) gezeigter positiver Taktpuls an den Takteingangsan
schluß Tss′ angelegt wird. Dadurch werden die in der Abtast
schiebeverriegelung L10 gehaltenen Auswahldaten invertiert und
zu der Abtasttestschaltungsauswahldatenverriegelung L40 über
tragen und darin gehalten. Die Abtasttestschaltung SRL wird
zusammen mit der Abtasttestschaltungsauswahldatenverriegelung
L40, die das "L"-Pegelsignal (Nichtauswahlsignal) hält, eine
einfache Datendurchgangsschaltung. Nur die Abtasttestschaltung
SRL, bei der die Abtasttestschaltungsauswahldatenverriegelung
das "H"-Pegelsignal (Auswahlsignal) hält, wirkt als normale
Abtasttestschaltung SRL, die die Abtastschiebetätigkeit als
Reaktion auf die in Fig. 4(c) und (d) gezeigten Abtastschie
betaktsignale ausführt.
Das in Fig. 4(g) gezeigte Datentaktsignal auf dem "L"-Pegel
wird an den Datentakteingangsanschluß TD gelegt, wodurch der
Abtastmodus bewirkt wird. Wenn nichtüberlappende in Fig. 4(c)
und (d) gezeigte positive Taktsignale von dem ersten und zwei
ten Abtasttaktanschluß T1 und T2 eingegeben werden, werden Da
ten aufeinanderfolgend synchron damit von dem Einleseanschluß
SI′ zu den Abtasttestschaltungen SRL abgetastet bzw. eingele
sen. Gleichzeitig damit werden die in den Testschaltungs
blöcken CB1 und CB2 in den vorbestimmten Abtasttestschaltungen
SRL gehaltene Daten des vorgehenden Testes aufeinanderfolgend
von dem Ausleseanschluß SO′ ausgelesen.
Die Tätigkeit in dem Testmode ist die gleiche wie bei dem zu
vor beschriebenen herkömmlichen Beispiel, daher wird die Be
schreibung ausgelassen.
Wenn der obige Betrieb durchgeführt wird, werden die Schal
tungsblöcke CB1 und CB2 getestet. Grundsätzlich ist der Funk
tionstest des Chips vollendet, indem ein Test für jeden der
auf dem Chip vorhandenen Schaltungsblöcke CB1 und CB2 durchge
führt wird.
Zusätzlich können zu der Zeit des Testdatenabtastverschiebens
die Abtasttestschaltungen SRL, die nicht die Abtastschaltungen
SRL sind, die mit den Eingangs/Ausgangsanschlüssen des zu
testenden Schaltungsblockes verbunden sind, veranlaßt werden,
einfach als Datendurchgangsschaltungen zu wirken. Wenn jedoch
die Zahl der seriell verbundenen Abtasttestschaltungen SRL,
die in den Datendurchgangszustand versetzt sind, erhöht wird,
erhöht sich die Verzögerungszeit, wodurch es schwierig wird,
die Daten synchron mit dem Schiebetakt zu verschieben.
Zum Vermeiden dieses Problemes ist die Zahl der aufeinander
folgend in den Datendurchgangszustand versetzten Abtasttest
schaltungen begrenzt, und wenn dieser Grenzwert überschritten
wird, werden Blindabtasttestschaltungen SRL zum Bewirken einer
stabilisierten Abtastschiebetätigkeit synchron mit den an die
Abtasttaktanschlüsse T1 und T2 abgegebenen Abtasttaktsignale
ausgewählt.
Die oben erwähnte Blindtasttestschaltung wird jetzt unter Be
zugnahme auf Fig. 5 beschrieben. Wie in Fig. 5 gezeigt ist,
enthält der Chip Schaltungsblöcke CB1 und CB2, wobei der
Schaltungsblock CB1 einen 1-Bit-Eingang und (m + 1)-Bitausgang
aufweist. Der Schaltungblock CB2 weist einen m-Biteingang und
n-Bitausgang auf. Die Puffer auf den Eingangsseiten der Schal
tungsblöcke CB1 und CB2 und die Ausgangspuffer der Chipabta
stung sind mit Testschaltungen SRL verbunden, die der Zahl der
Eingänge und Ausgänge entsprechen. Die Abtasttestschaltungen
SRL sind in Reihe verbunden, und mit Hilfe eines Abtastschie
betaktsignales bilden sie einen sich von dem Einleseanschluß
SI′ zu dem Ausleseanschluß SO′ erstreckenden einzelnen Daten
pfad. Die Abtasttestschaltungen SRL (1) bis SRL (l) sind mit
der Eingangsseite des Schaltungsblockes CB1 in der Reihenfolge
verbunden, in der sie mit dem Einleseanschluß SI′ verbunden
sind. Die gleichen Abtasttestschaltungen SRL (l + 1) bis SRL
(l + m) sind mit der Eingangsseite des Schaltungsblockes CB2
verbunden, und die Abtasttestschaltungen SRL (l + m + 1) bis
(l + m + n + 1) sind mit der Ausgangsseite des Chips verbun
den.
Zusätzlich sind die Eingänge DI (1) . . . DI (1) des Chips mit
dem Eingangsanschluß des Schaltungsblockes CB1 verbunden, und
die Ausgänge der Abtasttestschaltungen SRL (l + m + 1) . . . SRL
(l + m + n + 1) sind mit den Ausgangsanschlüssen DO (1) . . . DO
(n + 1) verbunden.
Im folgenden wird die Beschreibung des Abtastschiebebetriebes
gegeben, bei dem die Verzögerung aufgrund der Tatsache, daß
die Abtasttestschaltung als Datendurchgangsschaltung wirkt,
ein Problem wird. Zum Testen der Schaltungsblöcke CB1 und CB2
werden Testdaten in den Abtasttestschaltungen SRL auf der Ein
gangsseite der zu testenden Schaltungsblöcke verriegelt und
die Schaltungsblöcke zu gewünschten Zeitpunkten übergeben.
Ihre Ausgänge werden in den Abtasttestschaltungen SRL auf der
Ausgangsseite der Schaltungsblöcke verriegelt und dann durch
die Abtast- bzw. Scan-Tätigkeit seriell synchron mit dem Ab
tastschiebesignal ausgegeben, das von dem seriellen Ausgangs
anschluß SO′ an die Abtasttaktanschlüsse T1 und T2 eingegeben
wird.
Bei dem Abtastbetrieb des Schaltungsblockes CB1 sind die für
den Abtastbetrieb benutzten Abtasttestschaltungen SRL die Ab
tasttestschaltungen SRL (l + 1) . . . SRL (l + m) und SRL (l + m
+ n + 1). Diese Abtasttestschaltungen werden während des Aus
wahldateneingangsmodus für die Abtasttestschaltung ausgewählt.
Die Abtasttätigkeit dieser Ausführungsform wird jetzt unter
Bezugnahme auf die Fig. 6 bis 8 beschrieben. Die Abtasttest
schaltungen SRL (1) . . . SRL (l + m) sind dauernd in Reihe ver
bunden, und Abtasttestschaltungen SRL (l + m + 1) . . . SRL (l +
m + n), die als einfache Datendurchgangsschaltungen für n Bits
dienen, sind zwischen den Abtasttestschaltungen SRL (l + m)
und den SRL (l + m + n + 1) gefügt. Das Vorhandensein dieser
als Datendurchgangsschaltung dienenden Abtasttestschaltungen
erzeugt eine Übertragungsverzögerungszeit tdabwischen Fig.
(c) und (d). Wegen dieser Übertragungsverzögerung geht die
durch das Abtasttaktsignal vorgesehene Synchronisation um
einen Betrag verloren, der einer Periode entspricht, was sich
dahingehend auswirkt, daß eine Ausgabe, die um eine Periode
verschoben ist, von dem seriellen Ausgangsanschluß SO ausgege
ben wird.
Wenn geeignete Blindabtasttestschaltungen SRL aus den Abtast
testschaltungen SRL (l + m + 1) . . . SRL (l + m + n) ausgewählt
werden, die als Datendurchgangsschaltungen benutzt werden, und
wenn die Daten durch die durch das Abtasttaktsignal vorgese
hene Synchronisation verschoben werden, dann kann, wie in Fig.
7 gezeigt ist, die Verzögerungszeit in eine Verzögerung zwi
schen der Abtasttestschaltung SRL (l + m + 1) und der Blindab
tasttestschaltung SRL und in eine Verzögerungszeit zwischen
der Blindabtasttestschaltung SRL und SRL (l + m + n + 1) un
terteilt werden. Somit kann ein stabilisierter Betrieb für die
Taktsignalsynchronisation erzielt werden. Zusätzlich sind in
der obigen Ausführungsform Blindabtasttestschaltungen aus den
als Datendurchgangsschaltungen wirkenden Abtasttestschaltungen
ausgewählt, und eine Abtastverschiebetätigkeit wurde benutzt,
wodurch ein stabilisierter Betrieb erzielt wurde, der in Syn
chronisation mit zwei Abtasttaktsignalen abläuft. Wie jedoch
in Fig. 8 gezeigt ist, kann die Periode des an den Anschlüssen
T1 und T2 einzugebenden Abtasttaktsignal so verlängert werden,
daß, selbst wenn eine Verzögerungszeit aufgrund der Daten
durchgangsschaltungen besteht, eine ausreichend stabilisierte
Synchronisation erzielt werden kann. Weiterhin können Daten
durchgangsschaltungen benutzt werden, um klarzustellen, wie
vielen Perioden die Verzögerung entspricht, und eine Anzahl
von imaginären Blindabtasttestschaltungen dementsprechend kön
nen zum Bewirken einer Abtastschiebetätigkeit vorgesehen sein.
Während der in Fig. 1 gezeigten Abtasttestschaltung eine asyn
chrone Schaltung als zu testender Schaltungsblock benutzt wor
den ist, ist ein zu testender in der in Fig. 9 gezeigten Ab
tasttestschaltung vorgesehener Schaltungsblock auf eine syn
chrone Schaltung begrenzt. Bei dem in Fig. 9 gezeigten Bei
spiel sind die in Fig. 1 gezeigte Verriegelungsschaltung L30
und der Anschluß T3, an den das Taktsignal zum Eingeben von
Daten die Verriegelungsschaltung 30 angelegt sind, weggelas
sen, während das Eingangsende des Inverters 3 direkt mit dem
Eingang des Inverters 5 der Verriegelungsschaltung 10 verbun
den ist. Daher werden in dem in Fig. 9 gezeigten Beispiel die
in der Verriegelungschaltung L10 gehaltenen Daten durch den
Inverter 3 invertiert und von dem Datenausgangsanschluß DO
ausgegeben.
Das in Fig. 10 gezeigte Ausführungsbeispiel unterscheidet sich
von dem in Fig. 2 gezeigten Ausführungsbeispiel insoweit, daß
das an die Anschlüsse T1, T2 und TD eingegebene Taktsignal an
alle Abtasttestschaltungen SRL1 bis SRL6 eingegeben wird. Das
Testverfahren ist jedoch das gleiche wie bei dem in Fig. 2 ge
zeigten Ausführungsbeispiel.
Bei der in Fig. 11 gezeigten Abtasttestschaltung ist der in
Fig. 9 gezeigte Inverter 3 weggelassen, und die in der zweiten
Verriegelungsschaltung L20 gehaltenen Daten werden durch den
Inverter 4 invertiert und an dem seriellen Datenausgangsan
schluß SO und dem Datenausgangsanschluß DO ausgegeben.
Bei dem in Fig. 12 gezeigten Ausführungsbeispiel ist der Aus
gangsanschluß SO der Abtasttestschaltung SRL1 mit dem Ein
gangsanschluß 12 des Schaltungsblockes CB1 und mit dem Ein
gangsanschluß SE der Abtasttestschaltung SRL2 verbunden, wäh
rend der Ausgangsanschluß SO der Abtasttestschaltung SRL2 mit
dem Eingangsanschluß I1 des Schaltungsblockes CB1 und dem Ein
gangsanschluß SI der Abtasttestschaltung SRL3 verbunden. Die
Ausgangsanschlüsse SO der anderen Abtasttestschaltungen SRL3
bis SRL6 sind entsprechend verbunden. Der Betrieb ist der
gleiche wie der in Fig. 2.
Das in Fig. 13 gezeigte Ausführungsbeispiel unterscheidet sich
von dem in Fig. 12 gezeigten in den folgenden Punkten: Testda
ten werden von dem Anschluß DO durch ein positives Taktsignal
ausgegeben. Zu diesem Zwecke ist eine 3-Eingangs-NAND-Schal
tung 24 vorgesehen. Ein Eingangsende der NAND-Schaltung 24
empfängt den Ausgang der Verriegelungsschaltung L10, ein an
deres Eingangsende empfängt den Ausgang der Verriegelungs
schaltung L40, und das weitere Eingangsende empfängt das posi
tive Taktsignal von dem Anschluß TG, während der Ausgang der
NAND-Schaltung 24 auf den Inverter 3 gelegt ist. Ein Testmu
ster, das den Ausgang der Verriegelung L10 darstellt, wird zu
dem Anschluß D durch den Inverter 3 nur dann ausgegeben, wenn
ein positives Taktsignal von dem Anschluß TG angelegt ist und
das Auswahlsignal von der Verriegelungsschaltung L40 angelegt
ist.
Die in Fig. 14 gezeigte Abtasttestschaltung ist geeignet zum
Ausgeben von Testdaten von dem Anschluß DO als Reaktion auf
ein negatives Taktsignal. Zu diesem Zwecke sind eine 2-Ein
gangs-OR-Schaltung 25 und eine 2-Eingangs-NAND-Schaltung 26
vorgesehen. Ein Eingangsende der OR-Schaltung 25 ist mit dem
positiven Signal von dem Anschluß TG beaufschlagt, und das an
dere Ende ist dem Ausgang der Verriegelungsschaltung L10 be
aufschlagt. Der Ausgang der OR-Schaltung 25 ist auf ein Ein
gangsende des NAND-Gatters 26 gelegt, dessen anderes Ein
gangsende mit dem Auswahlsignal von der Verriegelungsschaltung
L40 beaufschlagt wird. Wenn das positive Taktsignal auf den
Anschluß TG der OR-Schaltung 25 gelegt ist, werden die Testda
ten, die den Ausgang der Verriegelungsschaltung L10 darstel
len, auf die NAND-Schaltung 26 gelegt. Wenn die NAND-Schaltung
26 mit dem Auswahlsignal von der Verriegelungsschaltung 40 be
aufschlagt ist, gibt sie den Ausgang der OR-Schaltung 25 an
den Anschluß DO ab.
Bei der in Fig. 15 gezeigten integrierten Halbleiterschal
tungseinrichtung werden die Abtasttestschaltungen SRL1, 3, 4
und 6 mit dem positiven oder negativen Taktsignal von dem An
schluß TG1 beaufschlagt, und die Abtasttestschaltungen SRL2
und 5 werden mit dem positiven Taktsignal von dem Anschluß TG2
beaufschlagt. Der Betrieb zum Testen in dieser integrierten
Halbleiterschaltungseinrichtung ist der gleiche wie der in der
oben beschriebenen Ausführungsform.
Wie soweit beschrieben worden ist, sind gemäß der obigen Aus
führungsformen Verriegelungseinrichtungen in der Überzahl in
der Abtasttestschaltung vorgesehen, bei denen die in der Ver
riegelungseinrichtung gehaltenen Auswahldaten benutzt werden
zum Verursachen, daß eine Abtasttestschaltung als Schieberegi
ster oder als Schaltung zum "Durchgeben" der Daten dient. Da
her kann die Schiebetätigkeit und der Betrieb zum Durchgeben
der Daten wahlweise gesteuert werden. Weiterhin kann die Zahl
der benutzten Datenpfade, wenn der Schaltungsblock getestet
wird, wesentlich reduziert werden, wodurch sich die Testzeit
verkürzt. Da weiterhin die Testdaten seriell auf den zum Über
tragen der Testdaten angepaßten Abtastpfaden übertragen wer
den, ist es notwendig, nur zwei zusätzliche Stifte vorzusehen.
Ein erster Stift dient als Eingangs/Ausgangsstift zum Eingeben
des Rücksetzsignales und ein zweiter Stift zum Eingeben des
Taktsignales.
Claims (6)
1. Abtasttestschaltung zum Testen einer Schaltung durch Abta
sten von Daten mit:
einem ersten Eingangsanschluß (DI) zum Eingeben von 1-Bit- Daten,
einem zweiten Eingangsanschluß (SI) zum Eingeben von seri ellen Daten,
einem ersten Ausgangsanschluß (SO, DO) zum Ausgeben von Daten,
einer ersten Verriegelungseinrichtung (L10) zum Verriegeln von an den ersten Eingangsanschluß (DI) eingegebenen Daten oder an den zweiten Eingangsanschluß (SI) eingegebenen se riellen Daten und
einer zweiten Verriegelungseinrichtung (L20) zum Verriegeln der in der ersten Verriegelungseinrichtung (L10) verriegel ten Daten,
gekennzeichnet durch eine dritte Verriegelungseinrichtung (L40) zum Verriegeln der Daten von der ersten Verriegelungseinrichtung (L10), einen Rückstelleingangsanschluß (Rss) zum Eingeben eines Rückstellsignales,
einen Steuersignalanschluß (Tss) zum Eingeben eines Steuer signales,
ein Schaltelement (22) zum Zurücksetzen der dritten Verrie gelungseinrichtung (L40) als Reaktion auf das an den Rück setzeingangsanschluß (Rss) eingegebene Rücksetzsignal und eine Steuereinrichtung (14, 16, 18, 20), durch die als Reaktion darauf, daß der Ausgang der dritten Verriegelungs einrichtung (L40) sich in einem ersten Logikzustand befin det, 1-Bit-Daten, die in an dem zweiten Eingangsanschluß (SI) angelegten seriellen Daten enthalten sind, von der zweiten Verriegelungseinrichtung (L20) ausgegeben werden, wobei die Steuereinrichtung (14, 16, 18, 20) steuert:
eine erste Tätigkeit zum Verhindern, daß an den ersten Ein gangsanschluß (DI) anzulegende 1-Bit-Daten in die erste Verriegelungseinrichtung (L10) eingegeben werden,
eine zweite Tätigkeit zum Verursachen, daß die an den zwei ten Eingangsanschluß (SI) angelegten seriellen Daten in der dritten Verriegelungseinrichtung (L40) durch die erste Ver riegelungseinrichtung (L10) als Reaktion auf das an den Steuersignaleingangsanschluß (Tss) angelegte Steuersignal verriegelt werden, und
eine dritte Tätigkeit zum Ermöglichen, daß die an den ersten oder zweiten Eingangsanschluß (DI, SI) eingegebenen Daten von der ersten Verriegelungseinrichtung (L10) zu der zweiten Verriegelungseinrichtung (L20) als Reaktion darauf, daß der Ausgang der dritten Verriegelungseinrichtung (L40) sich in einem invertierten zweiten Logikzustand befindet, verschoben werden.
einem ersten Eingangsanschluß (DI) zum Eingeben von 1-Bit- Daten,
einem zweiten Eingangsanschluß (SI) zum Eingeben von seri ellen Daten,
einem ersten Ausgangsanschluß (SO, DO) zum Ausgeben von Daten,
einer ersten Verriegelungseinrichtung (L10) zum Verriegeln von an den ersten Eingangsanschluß (DI) eingegebenen Daten oder an den zweiten Eingangsanschluß (SI) eingegebenen se riellen Daten und
einer zweiten Verriegelungseinrichtung (L20) zum Verriegeln der in der ersten Verriegelungseinrichtung (L10) verriegel ten Daten,
gekennzeichnet durch eine dritte Verriegelungseinrichtung (L40) zum Verriegeln der Daten von der ersten Verriegelungseinrichtung (L10), einen Rückstelleingangsanschluß (Rss) zum Eingeben eines Rückstellsignales,
einen Steuersignalanschluß (Tss) zum Eingeben eines Steuer signales,
ein Schaltelement (22) zum Zurücksetzen der dritten Verrie gelungseinrichtung (L40) als Reaktion auf das an den Rück setzeingangsanschluß (Rss) eingegebene Rücksetzsignal und eine Steuereinrichtung (14, 16, 18, 20), durch die als Reaktion darauf, daß der Ausgang der dritten Verriegelungs einrichtung (L40) sich in einem ersten Logikzustand befin det, 1-Bit-Daten, die in an dem zweiten Eingangsanschluß (SI) angelegten seriellen Daten enthalten sind, von der zweiten Verriegelungseinrichtung (L20) ausgegeben werden, wobei die Steuereinrichtung (14, 16, 18, 20) steuert:
eine erste Tätigkeit zum Verhindern, daß an den ersten Ein gangsanschluß (DI) anzulegende 1-Bit-Daten in die erste Verriegelungseinrichtung (L10) eingegeben werden,
eine zweite Tätigkeit zum Verursachen, daß die an den zwei ten Eingangsanschluß (SI) angelegten seriellen Daten in der dritten Verriegelungseinrichtung (L40) durch die erste Ver riegelungseinrichtung (L10) als Reaktion auf das an den Steuersignaleingangsanschluß (Tss) angelegte Steuersignal verriegelt werden, und
eine dritte Tätigkeit zum Ermöglichen, daß die an den ersten oder zweiten Eingangsanschluß (DI, SI) eingegebenen Daten von der ersten Verriegelungseinrichtung (L10) zu der zweiten Verriegelungseinrichtung (L20) als Reaktion darauf, daß der Ausgang der dritten Verriegelungseinrichtung (L40) sich in einem invertierten zweiten Logikzustand befindet, verschoben werden.
2. Abtasttestschaltung nach Anspruch 1, gekennzeichnet durch:
einen ersten Ausgangsanschluß (DO), von dem Daten ausgege ben werden, und
eine vierte Verriegelungseinrichtung (L30) zum Verriegeln von in der ersten Verriegelungseinrichtung (L10) verriegel ten Daten und Ausgeben dieser Daten an den ersten Ausgangs anschluß (DO),
wobei die Steuereinrichtung (14, 16, 18, 20) eine Einrich tung (18, 21) zum Verhindern, daß in der ersten Verriege lungseinrichtung (L10) verriegelte Daten als Reaktion darauf, daß der Ausgang der dritten Verriegelungseinrich tung (L40) sich in dem ersten Logikzustand befindet, in die vierte Verriegelungseinrichtung (L30) eingegeben werden, und zum Ermöglichen, daß in der ersten Verriegelungsein richtung (L10) verriegelte Daten als Reaktion darauf, daß der Ausgang der dritten Verriegelungseinrichtung (L40) sich in dem zweiten Logikzustand befindet, zu der vierten Ver riegelungseinrichtung (L40) verschoben werden.
einen ersten Ausgangsanschluß (DO), von dem Daten ausgege ben werden, und
eine vierte Verriegelungseinrichtung (L30) zum Verriegeln von in der ersten Verriegelungseinrichtung (L10) verriegel ten Daten und Ausgeben dieser Daten an den ersten Ausgangs anschluß (DO),
wobei die Steuereinrichtung (14, 16, 18, 20) eine Einrich tung (18, 21) zum Verhindern, daß in der ersten Verriege lungseinrichtung (L10) verriegelte Daten als Reaktion darauf, daß der Ausgang der dritten Verriegelungseinrich tung (L40) sich in dem ersten Logikzustand befindet, in die vierte Verriegelungseinrichtung (L30) eingegeben werden, und zum Ermöglichen, daß in der ersten Verriegelungsein richtung (L10) verriegelte Daten als Reaktion darauf, daß der Ausgang der dritten Verriegelungseinrichtung (L40) sich in dem zweiten Logikzustand befindet, zu der vierten Ver riegelungseinrichtung (L40) verschoben werden.
3. Abtasttestschaltung nach Anspruch 1, gekennzeichnet durch:
einen ersten Ausgangsanschluß (DO) zum direkten Ausgeben
von in die erste Verriegelungseinrichtung (L10) eingegebe
nen Daten.
4. Abtasttestschaltung nach einem der Ansprüche 1 bis 3, ge
kennzeichnet durch:
einen ersten Ausgangsanschluß (DO) zum Ausgeben von Daten und
eine Einrichtung zum Verhindern, daß durch den Steuersi gnaleingangsanschluß (Tss) eingegebene Daten von dem ersten Ausgangsanschluß (SO) ausgegeben werden mit Hilfe der in der ersten oder zweiten Verriegelungseinrichtung (L10, L20) verriegelten Daten als Reaktion darauf, daß der Ausgang der dritten Verriegelungseinrichtung (L40) sich in dem ersten Logikzustand befindet, und zum Ermöglichen, daß durch den Steuersignaleingangsanschluß (Tss) eingegebene Daten von dem ersten Ausgangsanschluß (SO) ausgegeben werden mit Hilfe von in der ersten und zweiten Verriegelungseinrichtng (L10, L20) verriegelten Daten als Reaktion darauf, daß der Ausgang der dritten Verriegelungseinrichtung (L40) sich in dem zweiten Logikzustand befindet.
einen ersten Ausgangsanschluß (DO) zum Ausgeben von Daten und
eine Einrichtung zum Verhindern, daß durch den Steuersi gnaleingangsanschluß (Tss) eingegebene Daten von dem ersten Ausgangsanschluß (SO) ausgegeben werden mit Hilfe der in der ersten oder zweiten Verriegelungseinrichtung (L10, L20) verriegelten Daten als Reaktion darauf, daß der Ausgang der dritten Verriegelungseinrichtung (L40) sich in dem ersten Logikzustand befindet, und zum Ermöglichen, daß durch den Steuersignaleingangsanschluß (Tss) eingegebene Daten von dem ersten Ausgangsanschluß (SO) ausgegeben werden mit Hilfe von in der ersten und zweiten Verriegelungseinrichtng (L10, L20) verriegelten Daten als Reaktion darauf, daß der Ausgang der dritten Verriegelungseinrichtung (L40) sich in dem zweiten Logikzustand befindet.
5. Integrierte Halbleiterschaltungseinrichtung, in der eine
Abtasttestschaltung nach einem der Ansprüche
1 bis 4 verwendet wird, mit:
einer Mehrzahl von zu testenden Schaltungsblöcken (CB1, CB2),
einem seriellen Dateneingangsanschluß (SI′), an den Daten seriell eingegeben werden, und
einem seriellen Datenausgangsanschluß (SO′), von dem Daten seriell ausgegeben werden,
wobei der Eingangsanschluß (I1, I2) eines Schaltungsblockes (CB1, CB2) mit dem ersten Ausgangsanschluß (DO, SO) einer Abtast testschaltung verbunden ist, der Ausgangsanschluß (O1, O2) eines Schaltungsblockes (CB1, CB2) mit einem ersten Ein gangsanschluß (DI) einer Abtasttestschaltung verbunden ist,
und ein zweiter Eingangsanschluß (SI) einer Abtasttest schaltung mit dem ersten Ausgangsanschluß (SO, DO) einer anderen Abtasttestschaltung auf solche Weise verbunden ist, daß ein einziger Abtastpfad zwischen dem seriellen Dateneingangsan schluß (SI′) und dem seriellen Datenausgangsanschluß (SO′) gebildet ist.
einer Mehrzahl von zu testenden Schaltungsblöcken (CB1, CB2),
einem seriellen Dateneingangsanschluß (SI′), an den Daten seriell eingegeben werden, und
einem seriellen Datenausgangsanschluß (SO′), von dem Daten seriell ausgegeben werden,
wobei der Eingangsanschluß (I1, I2) eines Schaltungsblockes (CB1, CB2) mit dem ersten Ausgangsanschluß (DO, SO) einer Abtast testschaltung verbunden ist, der Ausgangsanschluß (O1, O2) eines Schaltungsblockes (CB1, CB2) mit einem ersten Ein gangsanschluß (DI) einer Abtasttestschaltung verbunden ist,
und ein zweiter Eingangsanschluß (SI) einer Abtasttest schaltung mit dem ersten Ausgangsanschluß (SO, DO) einer anderen Abtasttestschaltung auf solche Weise verbunden ist, daß ein einziger Abtastpfad zwischen dem seriellen Dateneingangsan schluß (SI′) und dem seriellen Datenausgangsanschluß (SO′) gebildet ist.
6. Integrierte Halbleiterschaltungseinrich
tung nach Anspruch 5,
dadurch gekennzeichnet, daß der Eingangsanschluß (I1, I2)
eines Schaltungsblockes (CB1, CB2) mit einem zweiten Aus
gangsanschluß (DO) der Abtasttestschaltung verbunden ist,
der Ausgangsanschluß (O1, O2) eines Schaltungsblockes (CB1,
CB2) mit einem ersten Eingangsanschluß (DI) einer Abtast
testschaltung verbunden ist und ein zweiter Eingangsan
schluß (SI) der Abtasttestschaltung mit einem ersten Aus
gangsanschluß (SO) einer anderen Abtasttestschaltung auf
solche Weise verbunden ist, daß ein einziger Abtastpfad
zwischen dem seriellen Dateneingangsanschluß (SI′) und dem
seriellen Datenausgangsanschluß (SO′) gebildet ist.
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