JPH01132979A

JPH01132979A - テスト機能付電子回路

Info

Publication number: JPH01132979A
Application number: JP62291343A
Authority: JP
Inventors: Hiroshi Segawa; 瀬川　浩
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-11-17
Filing date: 1987-11-17
Publication date: 1989-05-25
Also published as: DE3838939A1; DE3838939C2; US4910734A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、データ処理回路と、このデータ処理回路を
構成する各回路部分をテストするためのテ′スト回路と
を有するテスト機能付電子回路に関するものである。

（従来の技術）第５図は、データ処理回路を構成する各回路部分のテス
トを行なうために、各回路部分の出力側に並列スキャン
レジスタ方式のテスト回路が組込まれた従来のテスト機
能付電子回路を示す回路図である。

図において、各回路部分１ａ、２ａ、・・・ｍａは、た
とえば組合わせ論理回路で構成されており、それぞれｎ
個の入力゛端子１１，２１．・・・ｍｌとｎ個の出力端
子１２．２２．・・・〜２とを有している。

テスト回路は、それぞれｎ個のスキャンラッチ回路１〜
１．２〜２　、・・・ｍ１〜ｍｎから１　０　１　　ｎなるｍ個の並列レジスタ（単位テスト回路）１゜２、・
・・ｍにより構成されている。各スキャンラッチ回路１
〜１．２１〜２ｏ、・・・ｍ１〜ｍｏは、ｎ第１の入力端子ａ、第２の入力端子す、制御端子Ｃ２お
よび出力端子ｄを有しており、制御端子Ｃに入力される
コントロール信号Ｃ（Ｃ１〜ＣＩ）によって、第１の入
力端子ａまたは第２の入力端子すに入力される信号の一
方が選択的に出力端子ｄに出力されるようになっている
。

このスキャンラッチ回路１〜１．２１〜ｎ２　、・・・ｍ１〜ｍｏは、コントロール信号Ｃが″Ｌ
″レベルのときは、図示しないクロック信号に同期して
第１の入力端子ａに入力されている信号を取込んでその
まま出力し、一方、コントロール信号ＣがＨ”レベルの
ときは、クロック信号に同期して第２の入力端子ａに入
力されている信号を取込んでそのまま出力する。

第１の並列レジスターは第１の回路部分１ａの出力側に
配置され、第２の並列レジスタ２は第２の回路部分２ａ
の出力側に配置され、以下順次同様に配置されて、第ｍ
の並列レジスタｍは第ｍの回路部分ｍａの出力側に配置
されている。このように回路部分１ａ−ｍａの出力側に
はそれぞれ並列レジスタ１〜ｍが配置されており、１つ
の回路部分と１つの並列レジスタとの直列接続で一組の
回路要素が構成されているとともに、回路部分１ａ−ｍ
ａの直列接続によって全体のデータ処理回路が構成され
ている。

第１の回路部分１ａのｎ個の入力端子１１はそれぞれデ
ータ入力端子１１〜Ｉｎに接続されている。第１の並列
レジスタ１を構成する各スキャンラッチ回路１１〜１ｏ
の第１の入力端子ａは、第１の回路部分１ａの各出力端
子１２にそれぞれ接続されており、第２の入力端子すは
、前記データ入力端子１１〜Ｉｏにそれぞれ接続されて
いる。

そして、各スキャンラッチ回路１１〜１．の出力端子ｄ
は、第２の回路部分２ａの各入力端子２１にそれぞれ接
続されている。

また、同様に、第２の並列し５ジスタ２を構成する各ス
キャンラッチ回路２１〜２ｏの第１の入力端子ａは、第
２の回路部分２ａの各出力端子２２にそれぞれ接続され
ており、第２の入力端子すは、第１の並列レジスタ１を
構成する各スキャンラッチ回路１１〜１ｏの出力端子ｄ
にそれぞれ接続されている。そして各スキャンラッチ回
路２１〜２、の出力端子ｄは、第３の回路部分３ａの各
入力端子３１にそれぞれ接続されている。各スキャンラ
ッチ回路の各端子は以上のように接続され、さらに、第
ｍの並列レジスタｍを構成する各スキャンラッチ回路ｍ
１〜ｍ、の第１の入力端子ａは、第ｍの回路部分ｍａの
各出力端子ｍ２にそれぞれ接続されており、第２の入力
端子すは、第ｍ−１の並列レジスタｍ−１（図示せず）
を構成する各スキャンラッチ回路（ｍ−１）１〜（ｍ−
１）。

の出力端子ｄにそれぞれ接続されている。そして各スキ
ャンラッチ回路ｍ１〜ｍｏの出力端子ｄはデータ出力端
子０１〜Ｏｏにそれぞれ接続されている。

各スキャンラッチ回路１〜１．２〜２ｏ。

１ｎ、１ｍ１〜ｍｏの制御端子Ｃは、各並列レジスタ１゜２、・
・・ｍごとに共通接続されており、それぞれ独立にコン
トロール信号Ｃ，Ｃ２，・・・Ｃ７が与えられる。

次に、第５図に示したテスト回路の動作について説明す
る。

このテスト回路の動作は、動作モードとテストモードに
分けられる。

動作モードは、コントロール信号Ｃ１，Ｃ２゜・・・Ｃ
Ｉｌがすべて“′Ｌ″レベルに固定された状態である。

このとき、各スキャンラッチ回路１１〜１．２〜２　、
・・・ｍ１〜ｍｎのそれぞれは、ｎ　　　　１　　　　
　ｎ第１の入力端子ａに入力されているデータを取込んで出
力端子ｄにそのまま出力するので、データ入力端子■１
〜ｌｏに入力されるデータは図示しないクロック信号に
応じて順次回路部分１　ａ−ｍａにより処理された後、
データ出力端子０１〜、ｏｏから同時に、かつパラレル
に出力される。

テストモードは、コントロール信号Ｃ，，Ｃ２゜・・・
ＣＩの一部のみが゛Ｌ″レベルに固定された状態である
。

たとえば、第２の回路部分２ａをテストする場合には、
コントロール信号Ｃ１，Ｃ３〜Ｃ１を“８１ルベルに設
定し、コントロール信号ｃ２を“し”レベルに設定する
。このとき、スキャンラッチ回路１１〜１ｏは、それぞ
れ第２の入力端子すに入力されているデータを取込んで
出力端子ｄに出力するので、データ入力端子■１〜Ｉ、
に入力されるｎピッ［・のテストデータがそのまま第２
の回路部分２ａに入力される。また、スキャンラッチ回
路２１〜２ｏは、それぞれの第１の入力端子ａに入力さ
れているデータを取込んで出力端子ｄに出力するので、
第２の回路部分２ａによって処理されたデータがスキャ
ンラッチ回路２１〜２ｏに取込まれて出力端子ｄに出力
される。さらに、スキャンラッチ回路３１〜３ｏは、第
２の入力端子すに入力されているデータを取込んで出力
端子ｄに出力し、以後、スキャンラッチ回路４１〜４　
、・・・ｍ１〜ｍｏは、第２の入力端子すに入力されて
いるデータを取り込んで出力端子ｄに出力するので、結
局、スキャンラッチ回路２１〜２ｏの出力端子ｄに出力
されているデータがそのままデータ出力端子０１〜Ｏｏ
から出力される。

このようにして、データ入力端子１１〜Ｉ、に入力され
たｎビットのテストデータは、第１の並列レジスタ１を
経由して第２の回路部分２ａに取込まれ、この第２の回
路部分２ａにより処理された後、第２の並列レジスタ２
ないし第ｍの並列レジスタｍを経由してデータ出力端子
０１〜Ｏｏに出力される。したがって、このテストモー
ドにおいては、等価的に、第２の回路部分２ａの前段に
並列レジスタを１段、後段に並列レジスタをｍ−１段直
列に設置した構成と６なっている。そして、回路部分２
ａも並列レジスタ１〜ｍもともに前記クロック信号に同
期してデータ処理を行なうので、データ入力端子１１〜
Ｉｏに入力されたｎビットのデータは、回路部分２ａで
データ処理された後、データ出力端子０１〜Ｏｏから同
時に、かつパラレルに出力される。

このように、このテスト機能付電子回路では、所望の回
路部分のみにテストデータをパラレルに入力し、その回
路部分でのみ処理されたデータをパラレルに出力するこ
とができる。したがって、出力端子０１〜Ｏｏに所定の
測定回路を接続することにより、所望の回路部分の出力
を測定して、その回路部分のテストを行なうことができ
る。

〔発明が解決しようとする問題点〕

従来のテスト機能付電子回路は以上のように構成されて
おり、被テスト回路である回路部分がｍ個ある場合には
、ｍｌ！の並列レジスタにコントロール信号Ｃ１〜Ｃ１
をそれぞれ与える必要があるので、外部からコントロー
ル信号０１〜Ｃ８を入力するための外部端子もｍ個必要
であった。

従って、回路部分の数が増大するに伴って、必要な外部
端子数も増大させなければならないが、特に、半導体集
積回路のように構造上の制約が大きい場合には、必要な
外部端子を増加させるのが困難であるという問題があっ
た。また、コントロール信号Ｃの数が増大することによ
り、各回路部分のテストを実行するための制御が複雑に
なるなどの問題もあった。

この発明は上記のような問題点を解消するためになされ
たもので、テスト回路のコントロールに必要な外部端子
が少なく、かつテストの実行が容易なテスト機能付電子
回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明では、電子回路は、複数の回路部分を含むデー
タ処理回路と、前記複数の回路部分のテストを個別的に
行なうために前記複数の回路部分のそれぞれに対応して
設けられた複数の単位テスト回路とを備え、前記複数の
単位テスト回路のそれぞれの動作状態が各単位テスト回
路ごとに与えられるコントロール信号によって制御され
るテスト機能付電子回路において、所定の外部制御入力
が第１の状態にあるときに、前記コントロール信号のす
べてを同一のレベル状態とするレベル同一化手段と、前
記外部制御入力が第２の状態にあるときに、前記コント
ロール信号のうちからひとつの信号を順次選択し、選択
されたコントロール信号のみを所定のレベルとする順次
選択手段とを有するコントロール回路を設けている。

（作用〕この発明においては、外部制御入力の状態に応じて、コ
ントロール信号のすべてを同一の状態とする動作と、コ
ントロール信号のひとつを順次選択して所定のレベルと
する動作とを行なわせることができる。したがって、少
数の外ｉｌｌ　ｉｌＪ　ＩＩＩ入力によって単位テスト
回路のすべてをコントロールできることになり、外部端
子数も少なくてすむ。

〔実施例〕

第１図はこの発明に係る一実施例であるテスト機能付電
子回路を示す回路図である。図において、このテスト機
能付電子回路はデータ処理回路ＥＣを構成するｍ個の回
路部分１ａ、２ａ、・・・ｍａのテストを個別に行なう
ために、これらの回路部分の出力側にそれぞれ設けられ
た並列レジスタ１゜２、・・・ｍ（単位テスト回路）と
、並列レジスタ１゜２、・・・ｍを制御するためのコン
トロール回路ＣＮＴにより構成されている。回路部分１
ａ−ｍａと並列レジスタ１〜ｍとはそれぞれ対応する１
つの回路部分と１つの並列レジスタとの組合せ毎に、−
組の回路要素を形成しており、各回路要素の直列接続に
よって、データ処理回路ＥＣが構成されていると飽なす
こともできる。

各回路部分１ａ、２ａ、・・・ｍａ、各並列レジスター
、２．・・・ｍ、データ入力端子１〜【　、デｎ −タ出力端子０１〜Ｏｏは、第５図に示した従来の電子
回路と同様に構成されている。すなわち、回路部分１ａ
のｎ個の入力端子１１はデータ処理回路ＥＣのデータ入
力端子１１〜Ｉｏにそれぞれ接続され、以後、各回路部
分２ａ・・・ｍａの各入力端子２１・・・ｍｌはそれぞ
れ前段の並列レジスター・・・（ｍ−１）を構成するス
キャンラッチ回路１１〜１　、・・・（ｍ−１）１〜（
ｍ−１）。の出力端子ｄにそれぞれ接続されている。ま
た、並列レジスター・・・ｍを構成するスキャンラッチ
回路１１〜１　、・・・ｍ１〜ｍｎの第１の入力端子ａ
は、それぞれ前段の回路部分１ａ−ｍａの出力端子１２
・・・第２に接続され、第２の入力端子すはそれぞれ前
段の回路部分１ａ−ｍａの入力端子１１・・・ｍｌに接
続されているとともに、並列レジスタｍを構成するスキ
ャンラッチ回路ｍ１〜ｍｏの出力端子ｄはそれぞれデー
タ出力端子０１〜Ｏｏに接続されている。

コントロール回路ＣＮＴは２個の外部端子Ｉ、１゜’ｃ
２とｍ個の出力端子Ｏｃ１〜０Ｃ１１を備えており、出
力端子Ｏ６１〜０ｃＩｌｌからは並列レジスタ１〜ｍに
それぞれコントロール信号０１〜Ｃ０が与えられている
。

第２図はコントロール回路ＣＮＴの詳細を示した回路図
である。

図において、コントロール回路ＣＮＴは、（ｍ＋１）個
のリセット付ラッチ回路ＲＬｏ〜ＲＬ。

とｍ個の２人力ＮＯＲ回路Ｎ０Ｒ１〜ＮＯＲ，と、第１
の外部端子Ｉ。１と第２の外部端子ｌ。２と２ｍ個の出
力端子ｏｃ１〜ＯＣ１とから構成されている。

リセット付ラッチ回路ＲＬｏのデータ入力端子ＲＬｂは
リセット付ラッチ回路ＲＬ、のデータ出力端子ＲＬ、に
接続され、リセット付ラッチ回路ＲＬ、のデータ入力端
子ＲＬｂはリセット付ラッチ回路ＲＬｏのデータ出力端
子ＲＬ、に接続され、以後同様に、リセット付ラッチ回
路ＲＬｘのデータ入力端子ＲＬｂはリセット付ラッチ回
路ＲＬｘ−１のデータ出力端子ＲＬｃに接続されている
（但し、Ｘは１〜ｍの整数）。また、各リセット付ラッ
チ回路ＲＬ６−ＲＬｌはクロック端子ＲＬ、とリセット
端子ＲＬｄを備え、クロック端子Ｒし　のそれぞれは第
１の外部端子Ｉ。１に、また、リセット端子ＲＬｄのそ
れぞれは第２の外部端子’Ｃ２に接続されている。ＮＯ
Ｒ回路ＮＯＲ，〜Ｎ０ＲＩｌｌの第１の入力端子のそれ
ぞれはリセット付ラッチ回路ＲＬｏのデータ出力端子Ｒ
し。に共通に接続され、また、ＮＯＲ回路Ｎ０Ｒ１〜Ｎ
０Ｒ１の第２の入力端子は、それぞれリセット付ラッチ
回路ＲＬ１〜ＲＬｌｌのデータ出力端子ＲＬｏに接続さ
れている。さらに、ＮＯＲ回路Ｎ０Ｒ１〜Ｎ０Ｒ１の出
力端子はコントロール回路ＣＮＴの出力端子Ｏｃｔ〜０
ｃｌｌｌにそれぞれ接続されている。

各リセット付ラッチ回路ＲＬｏ−ＲＬ、はクロック入力
端子ＲＬａにｌ」″レベルの信号が入力されたとき、デ
ータ入力端子ＲＬｂからデータが取り込まれ、クロック
入力端子ＲＬａに“Ｌ″レベル信号が入力されていると
き、取り込まれたデータが保持され、保持されたデータ
はデータ出力端子ＲＬｏから出力される。さらに、リセ
ット付ラッチ回路ＲＬ　　はリセット端子ＲＬ、に１１
　ＨＩＩレベルの信号が入力されるとデータ゛′Ｈ”を
保持し、リセット付ラッチ回路ＲＬ１〜ＲＬｌｌはリセ
ット端子ＲＬｄに“Ｈｕが入力されると、データ“Ｌ　
ＩＩを保持する。

次に、第１図及び第２図に示した実施例の動作の概略に
ついて説明する。

この実施例におけるテスト機能付電子回路の動作は従来
のテスト機能付電子回路と同様に動作モードＭＯとテス
トモードＭＴに分けられるが、この実施例においては、
これらのモードの切換えはコントロール回路ＣＮＴの第
１の外部端子■。１に与えられる制御クロック信号φ。

と第２の外部端子”’ｃ２に与えられるリセット信号Ｒ
３とによって制御される。

動作モードＭＯはコントロール回路ＣＮＴの第２の外部
端子Ｉ。２に゛（」”レベルのリセット信号Ｒ８を入力
し、第１の外部端子Ｉ。１は“Ｌ″レベルしておくこと
によって出力端子Ｏｃ１〜０ｃＩＩｌからのコントロー
ル信号Ｃ１〜Ｃ１をすべてＬ　ＩＩレベルに固定した状
態にすることにより実現される。このとき、従来例と同
様に、回路部分１ａ。

２ａ、・・・ｍａから構成される全体のデータ処理回路
ＥＣは図示しないクロック信号φに同期して順次データ
処理を行なう。

テストモードＭＴはコントロール回路ＣＮＴの第１と第
２の外部端子ＩＩ　　にそれぞれ所定Ｃ１・　Ｃ２の制御クロック信号φ、とリセット信号Ｒ８を入力する
ことにより、出力端子Ｏ６１〜０ｃＩＩｌからのコント
ロール信号Ｃ１〜ＣＩのいずれか１つのみが“し”レベ
ルとされ、その他がすべて“Ｈ″レベル固定された状態
にすることにより実現される。

たとえば、第２の回路部分２ａをテストする場合には、
コントロール回路ＣＮＴから出力されるコントロール信
号Ｃ，０３〜ＣＩを“Ｈ”レベルに設定し、コントロー
ル信号Ｃ２のみをＬ”レベルに設定する。このとき、並
列レジスターはデータ入力端子１１〜Ｉ、に与えられた
入力データを取り込んで、その入力データをそのまま回
路部分２ａに入力として与える。一方、並列レジスタ２
は回路部分２ａの出力端子２２の出力データを取り込み
、並列レジスタ３〜ｍは、その前段の各並列レジスタ２
〜（ｍ−１）の出力端子ｄの出力データを取り込んでそ
のまま出力する。そして、並列レジスタｍの出力データ
はデータ出力端子０１〜Ｏｏから出力される。したがっ
てこのテストモードにおいては、等価的に第２の回路部
分２ａの前段に並列レジスタを１段、後段に並列レジス
タを（ｍ−１）段直列に設置した構成となり、第２の回
路部分以外の回路部分はバイパスされるので第２の回路
部分２ａのみのテストを可能にしでいる。

以下では、第３図のタイミクングチャートを用いてこの
実施例におけるテスト機能付電子回路の動作の詳細につ
いて説明する。ただし、この第３図は、時刻１　−１．
で動作モードＭＯとしだ後に、時刻ｔ２以侵でテストモ
ードＭＴ１〜ＭＴ。

を順次実現する場合を示している。

まず、動作モードＭＯについて説明する。時刻ｔ　にお
いて第２の外部端子’ｃ２に″゛Ｈ″Ｈ″レベルット信号Ｒ８が入力されると、リセット付ラッチ回
路ＲＬｏのデータ出力端子ＲＬｃからは“Ｈ”レベル信
号が、また、リセット付ラッチ回路ＲＬ１〜ＲＬｌのデ
ータ出力端子ＲＬｏからは“Ｌ　Ｉ＋レベル信号がそれ
ぞれ出力される。このとき、２人力ＮＯＲ回路ＮｏＲ１
〜Ｎ０Ｒ０の第１の入力端子のそれぞれにはリセット付
ラッチ回路ＲＬｏの出力端子ＲＬＣから“ＨＮレベルの
信号が供給されるため、ＮＯＲ回路Ｎ０Ｒ１〜Ｎ０Ｒ７
の出力信号はすべて１１１　Ｉ＋レベルとなり、コント
ロール回路ＣＮＴの出力端子ＯＣ１〜０ＣＩｌから並列
レジスター〜ｍに与えられるコントロール信号０１〜Ｃ
Ｉはすべて“Ｌ”レベルとなる。これは上述の動作モー
ドＭＯに相当するので、テスト処理回路ＥＣは図示しな
いクロック信号φに同期して所定のデータ処理を行なう
。すなわち、リセット付ラッチ回路ＲＬ　　とＮＯＲ回
路Ｎ０Ｒ１〜Ｎ。

ＯＲとは、第１と第２の外部端子ＩＩ　　にｌ　　　　
　　　　　　　　　　　ＣＩ・　Ｃ２与える信号が上記
のような状態にあるときに、コントロール信号Ｃ１〜Ｃ
１のすべてを同一の“Ｌ　ＩＩレベル状態とするレベル
同一化手段を形成している。

次にテストモートドＭＴについて説明する。まず、時刻
ｔ。でリセット信号Ｒ８によってコントロール回路ＣＮ
Ｔがリセットされた後の時刻ｔ１で第１の外部端子Ｉ。

１に°“Ｈ″レベル制御クロック信号φ。が入力される
と、リセット付ラッチ回路ＲＬ　　は入力端子ＲＬｂか
らリセット付うッ子回路ＲＬｏに保持されている″゛Ｈ
″Ｈ″レベルタを取り込み、リセット付ラッチ回路ＲＬ
２は入力端子ＲＬｂからリセット付ラッチ回路ＲＬ１に
保持されている“し”レベルのデータを取りこむ。以後
同様にして、各リセット付ラッチ回路Ｒし　は前段のリ
セット付ラッチ回路ＲＬ　　　（こｘ　　　　　　　　
　　　　　　　　　　ｘ−１こで、Ｘは１〜ｍの整数）
のデータを取り込み、・　結局リセット付ラッチ回路Ｒ
Ｌ１には“Ｈ”レベルのデータが、その他のリセット付
ラッチ回路ＲＬ、ＲＬ２〜ＲＬＩＩｌには゛Ｌ′°レベ
ルのデータが保持される状態となる。この結果、ＮＯＲ
回路Ｎ０Ｒ１の出力端子からは“Ｌ″レベルコントロー
ル信号Ｃが、ＮＯＲ回路ＮｏＲ２〜ＮｏＲ、の出力端子
からは“Ｈ１１レベルのコントロール信号０２〜ＣＩｌ
が出力さる。これは第１図の回路部分１ａをテストする
テストモードＭＴ１となっている。

次に、時刻ｔ　で第１の外部端子！。１に、再び“ＨＩ
Ｉレベルの制御クロック信号φ。が入力されると、上記
と同様な動作によって、リセット付ラッチ回路ＲＬ２に
は“ＨＩＩレベルのデータが、その他のりセット付ラッ
チ回路ＲＬｏ、ＲＬ１．ＲＬ３〜ＲＬ、には′Ｌ”レベ
ルのデータが保持されている状態となる。その結果、コ
ン１ヘロール信号Ｃ２のみが“Ｌ　ＩＩレベル、その他
のコントロール信号Ｃ，Ｃ３〜Ｃ８が１１　Ｈ１１レベ
ルとなるので、回路部分２ａをテストするテストモード
ＭＴ２となる。

以下同様にして、第１の外部端子■ｃ１に″Ｈ″レベル
の入力の制御クロックφ。が入力されるたびに回路部分
３ａをテストするテストモード、回路部分４ａをテスト
するテストモードという具合に順次テストされる回路部
分が選択されて、周期的に切換えられていく。すなわち
、リセット付ラッチ回路ＲＬｏ−ＲＬｌは、リセット信
号Ｒ８とＩＩ　ｉｌｌクロック信号φ。とが侵述するタ
イミングで与えられている状態において、コントロール
信号Ｃ１〜ＣＩのうちのひとつを順次選択して“し”レ
ベルとする順次選択手段を形成している。このうち、リ
セット付ラッチ回路ＲＬｏも、リセット付ラッチ回路Ｒ
Ｌ、へＨＩＩレベルを転送して選択動作を開始させると
いう機能において、この順次選択手段の一部となってい
る。

以上のように、この実施例ではコントロール回路ＣＮＴ
が必要な外部端子は、第１の外部端子Ｉ　と第２の外部
端子’ｃ２のみであり、テストすべき回路部分の個数ｍ
によらず、わずか２個の外部端子でｍ個の回路部分１ａ
−ｍａのテストの実行をコントロールすることができる
。データ処理回路ＥＣに通常の動作を行なわせるために
はリセット信号Ｒ８として゛’Ｈ″レベル信号を入力す
るだけでよく、また、テストを行なうには切換信号とし
てのリセット信号Ｒ８を“Ｈ”レベルにするとともに、
制御クロック信号φ。を入力するだけで各回路部分１ａ
−ｍａを順次個別にテストすることができるので、テス
トの実行が極めて容易である。

なお、上記実施例では、コントロール回路ＣＮＴの動作
モードＭＯとテストモードＭＴの切換え手段としてリセ
ット付ラッチ回路ＲＬｏを用いた例を示したが、第４図
に示したように、モード切換信号ＴＥを入力する第３の
外部端子Ｉ。３を設けてもよい。第４図に示すコントロ
ール回路ＣＮＴ’では、第２図に示すコントロール回路
ＣＮＴにおけるモード切換用のリセット付ラッチ回路Ｒ
Ｌ。

が無く、その代わりに第３の外部端子Ｉ。３が設けられ
て２人力ＮＯＲ回路Ｎ０Ｒ１〜Ｎ０Ｒ１のそれぞれの第
１の入力端子と接続されている。また、リセット付ラッ
チ回路ＲＬ、’　は第２図に示すリセット付ラッチ回路
ＲＬｏと同様に、リセット入力端子ＲＬｄに“Ｈ”レベ
ルの信号が入力されるとデータ゛Ｈ″を保持する機能を
有する。コントロール回路ＣＮＴ’のこれ以外の構成は
、第２図に示すコントロール回路ＣＮＴの構成と同一で
ある。

コントａ−ル回路ＣＮＴ’を用いてデータ処理回路ＥＣ
を動作モードＭＯにするには、第３の外部端子’ｃ３に
゛°Ｈ″レベルのモード切換信号ＴＥを入力する。する
と、コントロール信号０１〜Ｃはリセット付ラッチ回路
ＲＬ’、ＲＬ２〜ＲＬ、の出力に関係なく、すべて゛Ｌ
パレベル信号となるので動作モードＭＯとなる。また、
テストモードＭＴにするには、まずモード切換信号ＴＥ
を“Ｌ″レベルするとともにリセット信号Ｒ８を゛′Ｈ
″レベルとする。その結果、コントロール信号Ｃ１のみ
がＩ　Ｌ　Ｈレベルとなり、その他のコントロール信号
０２〜Ｃ，は“ＨＩ＋レベルとなるので、回路部分１ａ
をテストするテストモードＭＴ１となる。従ってこの場
合にはモード切換信号ＴＥとリセット信号Ｒ３とが動作
モードからテストモー１への切換信号となっている。

以下、前述のコントロール回路ＣＮＴの動作と同様に、
制御クロック信号φ。が入力されるたびに回路部分２ａ
−ｍａが周期的に順次選択されてテストモードＭ丁２〜
ＭＴＩ１１となる。したがって、第４図の実施例では、
リセット付ラッチ回路ＲＬ１’、ＲＬ２〜ＲＬ、が順次
選択手段を形成し、ＮＯＲ回路Ｎ０Ｒ１〜ＮＯＲ，がレ
ベル同一化手段を形成している。

（発明の効果）以上のように、この発明によれば、レベル同一化手段と
順次選択手段とを設けていることによって、必要とされ
る外部制御入力の数が減少し、コントロールに必要な外
部端子が少なく、かつテスト実行が容易なテスト回路を
得ることができる効果がある。

【図面の簡単な説明】

第１図はこの発明に係るテスト機能付電子回路の一実施
例を示す回路図、第２図は第１図に示したコントロール
回路の詳細を示す回路図、第３図はコントロール回路の
動作を説明するためのタイミングチャート、第４図はこ
の発明に係るテスト機能付電子回路の他の実施例におけ
るコントロール回路を示す回路図、第５図は従来のテス
ト機能付電子回路を示す回路図である。図において、１ａ〜ｍａは回路部分、１〜ｍは並列レジ
スタ、ＣＮＴはコントロール回路、ＩＣＩ’’Ｃ２は外
部端子である。なお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）複数の回路部分を含むデータ処理回路と、前記複
数の回路部分のテストを個別的に行なうために前記複数
の回路部分のそれぞれに対応して設けられた複数の単位
テスト回路とを備え、前記複数の単位テスト回路のそれ
ぞれの動作状態が各単位テスト回路ごとに与えられるコ
ントロール信号によって制御されるテスト機能付電子回
路において、所定の外部制御入力が第１の状態にあるときに、前記コ
ントロール信号のすべてを同一のレベル状態とするレベ
ル同一化手段と、前記外部制御入力が第２の状態にあるときに、前記コン
トロール信号のうちからひとつの信号を順次選択し、選
択されたコントロール信号のみを所定のレベルとする順
次選択手段とを有するコントロール回路を設けたことを
特徴とするテスト機能付電子回路。