JPH0772744B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0772744B2 JPH0772744B2 JP59185242A JP18524284A JPH0772744B2 JP H0772744 B2 JPH0772744 B2 JP H0772744B2 JP 59185242 A JP59185242 A JP 59185242A JP 18524284 A JP18524284 A JP 18524284A JP H0772744 B2 JPH0772744 B2 JP H0772744B2
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- Japan
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- signal
- latch
- terminal
- circuit
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、集積回路装置に係り、特に診断試験が容易に
行なうことのできるゲートアレイに好適な半導体集積回
路装置に関する。
行なうことのできるゲートアレイに好適な半導体集積回
路装置に関する。
半導体集積回路（以下、LSIと称する）においては、量
産性と信頼性を高めるためテストパターンによる故障検
出率を100％近くにする必要がある。
産性と信頼性を高めるためテストパターンによる故障検
出率を100％近くにする必要がある。
論理回路を含む集積回路装置においては種々の素子が所
望の機能及び性能が得られるか否か、テストパターンの
入力信号を外部から加えて判定しており、これを一般に
診断と呼んでいる。ここで入力テストパターンは内部の
素子を漏れなく診断できるものが必要であり、総素子数
の中で診断可能な素子の比率を診断率と定義する。した
がつて、この入力テストパターンを作る場合実用上十分
な診断率を、できるだけ少ないステツプ数で達成するこ
とが必要である。しかし、通常の論理集積回路装置では
数千ステツプを要するのが普通であり、さらに、最近の
高集積化の動きに伴い、100％近い診断率を得るのは数
万ステツプにも及び、困難になつている。
望の機能及び性能が得られるか否か、テストパターンの
入力信号を外部から加えて判定しており、これを一般に
診断と呼んでいる。ここで入力テストパターンは内部の
素子を漏れなく診断できるものが必要であり、総素子数
の中で診断可能な素子の比率を診断率と定義する。した
がつて、この入力テストパターンを作る場合実用上十分
な診断率を、できるだけ少ないステツプ数で達成するこ
とが必要である。しかし、通常の論理集積回路装置では
数千ステツプを要するのが普通であり、さらに、最近の
高集積化の動きに伴い、100％近い診断率を得るのは数
万ステツプにも及び、困難になつている。
このように、数千ないし数万ゲート以上の高集積になる
とテストパターンだけ検出率を上げるのは不可能に近
く、何らかの診断用回路を設ける必要がある。しかし、
診断用回路により全体の回路規模が大きくなり、これは
実効の集積度を低下させる。特に、ゲートアレイでは最
初からチツプ全体のゲート数が決つているので、この点
は顕著である（カスタムLSIの場合は、トランジスタの
大きさやセル配置の最適化である程度は逃げられる）。
なお、ゲートアレイLSIとは、LSIに製造するときに用い
る十数枚のマスクのうち、配線に相当するマスク数のみ
を開発品種に応じて作製して所望の電気回路動作を有す
るLSIとして製造したものである。あらかじめ配線工程
前までの工程を完了したウエハをストックとして保持で
きるので、開発のターンアラウンド時間とコストを大幅
に短縮できる。
とテストパターンだけ検出率を上げるのは不可能に近
く、何らかの診断用回路を設ける必要がある。しかし、
診断用回路により全体の回路規模が大きくなり、これは
実効の集積度を低下させる。特に、ゲートアレイでは最
初からチツプ全体のゲート数が決つているので、この点
は顕著である（カスタムLSIの場合は、トランジスタの
大きさやセル配置の最適化である程度は逃げられる）。
なお、ゲートアレイLSIとは、LSIに製造するときに用い
る十数枚のマスクのうち、配線に相当するマスク数のみ
を開発品種に応じて作製して所望の電気回路動作を有す
るLSIとして製造したものである。あらかじめ配線工程
前までの工程を完了したウエハをストックとして保持で
きるので、開発のターンアラウンド時間とコストを大幅
に短縮できる。
従来は、この入力テストパターンを人手で作成していた
ため膨大な作業量になつていた。特に、ゲートアレイLS
Iのように設計作業の大半が自動化され、設計期間が１
ケ月前後に短縮されているものでは、必然的に診断用の
入力テストパターンを作成する期間の比重が増大し、開
発期間を短縮する上での最大の障害になつている。
ため膨大な作業量になつていた。特に、ゲートアレイLS
Iのように設計作業の大半が自動化され、設計期間が１
ケ月前後に短縮されているものでは、必然的に診断用の
入力テストパターンを作成する期間の比重が増大し、開
発期間を短縮する上での最大の障害になつている。
以上の問題点を解消するため、通常診断用の回路を論理
設計時に加えるのが行なわれているが、診断用冗長回路
の全体のゲート数に占める割合は大きいものがある。
設計時に加えるのが行なわれているが、診断用冗長回路
の全体のゲート数に占める割合は大きいものがある。
診断方式は内部のフリツプロツプ（FF）をマスタスレー
ブ型で構成し、各FF間をシフトレジスタ結線とし、パツ
ドから外部データをスキヤンイン及びパツドに内部FFデ
ータをスキヤンアウトできるようにするものである。ス
キヤンイン，スキヤンアウトさせるための回路構成とし
ては、例えば、特公昭57−3107号に示されるように、内
部回路のうちのフリツプフロツプを直列に接続してシフ
トレジスタを構成させ、該シフトレジスタを通して集積
回路に入力信号を与えて動作させ、その結果を該シフト
レジスタにより外部へ取出すようにしたものである。ま
た、診断方式として半導体基板の周辺に試験専用のシフ
トレジスタを設け、該レジスタの各ビツトへ半導体基板
に搭載されたマスタスライス方式のLSI回路の所望各部
を配線により接続し、該各部の出力状態を該レジスタへ
並列入力し、それをシフトロツクにより直列出力するよ
うにしたものが知られている。
ブ型で構成し、各FF間をシフトレジスタ結線とし、パツ
ドから外部データをスキヤンイン及びパツドに内部FFデ
ータをスキヤンアウトできるようにするものである。ス
キヤンイン，スキヤンアウトさせるための回路構成とし
ては、例えば、特公昭57−3107号に示されるように、内
部回路のうちのフリツプフロツプを直列に接続してシフ
トレジスタを構成させ、該シフトレジスタを通して集積
回路に入力信号を与えて動作させ、その結果を該シフト
レジスタにより外部へ取出すようにしたものである。ま
た、診断方式として半導体基板の周辺に試験専用のシフ
トレジスタを設け、該レジスタの各ビツトへ半導体基板
に搭載されたマスタスライス方式のLSI回路の所望各部
を配線により接続し、該各部の出力状態を該レジスタへ
並列入力し、それをシフトロツクにより直列出力するよ
うにしたものが知られている。
ところが、これらの従来技術に於いては、診断データの
スキヤンイン，スキヤンアウトにぼう大なステツプ数を
要する。そのため、特願昭58−16045号に見られるよう
に、専用の診断データバスを使つて診断データのスキヤ
ンイン，スキヤンアウトを行なう分割診断方式が考えら
れる（この場合、ゲートアレイの通常ピンと診断ピンを
共用するので、スキヤンインアウトの並列入出力ピン数
を多くとれ、ステツプ数が減少する）。
スキヤンイン，スキヤンアウトにぼう大なステツプ数を
要する。そのため、特願昭58−16045号に見られるよう
に、専用の診断データバスを使つて診断データのスキヤ
ンイン，スキヤンアウトを行なう分割診断方式が考えら
れる（この場合、ゲートアレイの通常ピンと診断ピンを
共用するので、スキヤンインアウトの並列入出力ピン数
を多くとれ、ステツプ数が減少する）。
分割診断というのは、全体の回路を、論理接続情報をも
とに順次回路（データの記憶機能があつて現時点の入力
と記憶データによつて論理出力が決まる回路）群とこれ
らに狭まれる組合わせ回路群（ここに組合せ回路とは、
入力が決まると出力が一義的に決まる論理回路をいう）
に分割し、組合わせ回路群単独の診断（原理的に100％
近い診断率が可能）に置換えるものである。第10図に分
割後の回路構成例を示されている（３分割の例）。すな
わち、組合わせ回路は順次回路群1,2,3を境として、組
合わせ回路群4,5,6に分割される。第10図において、７
はボンデイングパツド、８−1,8−2,8−３は順次回路の
診断データ・ライト信号ライン、９−1,9−2,9−３は診
断データ・リード信号ライン、16−1,16−2,16−３はそ
れぞれ、順次回路1,2,3への通常データ入力を禁止する
ための入力制御信号ライン、10,11,…15,18はボンデイ
ングパツドと順次回路と組合わせ回路相互間の配線（論
理設計で決まる）、17−1,17−2,17−３は診断データの
転送を行なう診断用にのみ用いるデータバスラインであ
る。
とに順次回路（データの記憶機能があつて現時点の入力
と記憶データによつて論理出力が決まる回路）群とこれ
らに狭まれる組合わせ回路群（ここに組合せ回路とは、
入力が決まると出力が一義的に決まる論理回路をいう）
に分割し、組合わせ回路群単独の診断（原理的に100％
近い診断率が可能）に置換えるものである。第10図に分
割後の回路構成例を示されている（３分割の例）。すな
わち、組合わせ回路は順次回路群1,2,3を境として、組
合わせ回路群4,5,6に分割される。第10図において、７
はボンデイングパツド、８−1,8−2,8−３は順次回路の
診断データ・ライト信号ライン、９−1,9−2,9−３は診
断データ・リード信号ライン、16−1,16−2,16−３はそ
れぞれ、順次回路1,2,3への通常データ入力を禁止する
ための入力制御信号ライン、10,11,…15,18はボンデイ
ングパツドと順次回路と組合わせ回路相互間の配線（論
理設計で決まる）、17−1,17−2,17−３は診断データの
転送を行なう診断用にのみ用いるデータバスラインであ
る。
次に動作を説明する。まず、組合わせ回路５を診断する
場合を考える。診断モードではまずライン16−1,16−2,
16−３の入力制御信号を“0"レベル（LOW論理レベル）
にしておき（HIGHレベルのときは通常のロジツクモード
である）、ライン10,12,14上の信号の順次回路への取込
みを禁止する。次にライン８−２のライト信号を一定時
間（あるパルス間隔）“1"レベルにするとともに、診断
用として設けられているバスライン17−２上に診断デー
タ（入力テストパターン）を転送し、該診断データを順
次回路群２にライトする。これで組合わせ回路５用の入
力テストパターンのセツトは完了したことになる。次
に、ライン16−３の入力制御信号を一定時間“1"レベル
にして組合わせ回路５の出力、すなわちライン14上の信
号を順次回路群３に入力（セツト）する。順次回路群３
にセツトされた診断データは、ライン９−３のリード信
号を一定時間“1"レベルにすることにより診断用データ
バスライン17−３に出力される。これで１個の入力テス
トパターンのスキヤンイン，スキヤンアウト動作が終つ
たことになる。組合わせ回路５の診断率が100％か、あ
るいはその近くになるまで、入力テストパターンの数に
応じて以上の動作が繰返され、組合わせ回路５の診断が
行なわれる。次に、組合わせ回路群4,6の診断も同様に
して行なう。なお、本例では説明の便宜上各順次回路群
は各１本のライト信号，リード信号，データバスライン
しか持つていないように示したが、実際には順次回路群
中の個々の順次回路のアドレス系は複数であり、上記ラ
インは複数から成る。
場合を考える。診断モードではまずライン16−1,16−2,
16−３の入力制御信号を“0"レベル（LOW論理レベル）
にしておき（HIGHレベルのときは通常のロジツクモード
である）、ライン10,12,14上の信号の順次回路への取込
みを禁止する。次にライン８−２のライト信号を一定時
間（あるパルス間隔）“1"レベルにするとともに、診断
用として設けられているバスライン17−２上に診断デー
タ（入力テストパターン）を転送し、該診断データを順
次回路群２にライトする。これで組合わせ回路５用の入
力テストパターンのセツトは完了したことになる。次
に、ライン16−３の入力制御信号を一定時間“1"レベル
にして組合わせ回路５の出力、すなわちライン14上の信
号を順次回路群３に入力（セツト）する。順次回路群３
にセツトされた診断データは、ライン９−３のリード信
号を一定時間“1"レベルにすることにより診断用データ
バスライン17−３に出力される。これで１個の入力テス
トパターンのスキヤンイン，スキヤンアウト動作が終つ
たことになる。組合わせ回路５の診断率が100％か、あ
るいはその近くになるまで、入力テストパターンの数に
応じて以上の動作が繰返され、組合わせ回路５の診断が
行なわれる。次に、組合わせ回路群4,6の診断も同様に
して行なう。なお、本例では説明の便宜上各順次回路群
は各１本のライト信号，リード信号，データバスライン
しか持つていないように示したが、実際には順次回路群
中の個々の順次回路のアドレス系は複数であり、上記ラ
インは複数から成る。
このように、例えば、組合わせ回路群５を診断する場合
に、順次回路群２に入力テストパターンをセツトして組
合わせ回路群５の出力を順次回路群３を使つて読み出
し、この組合わせ回路群５の診断が終つてから、次の組
合わせ回路群４を診断する。この組合わせ回路群４を診
断するには、順次回路群１に入力テストパターンをセツ
トして組合わせ回路群４の出力を順次回路群２を使つて
読み出して行なう。このように、従来の診断方法にあつ
ては、分割数だけ直列的に順次上記診断を行なわなけれ
ばならないのでテストステツプ数がぼう大になる。ま
た、診断用制御ラインおよび制御信号数が多く、自動配
置，配線をDA（Design Automation）で行なうゲートア
レイLSIに適用するには問題である。さらに、第11図に
示すようなフイードバツクのパスがあるとレーシングを
起すので、論理設計では禁止される。このことは、ゲー
トアレイの論理設計に大きな制約を課すことになり、欠
点となる。第11図において、20はエツジタイプのフリツ
プフロツプ、21はＤタイプのフリツプフロツプ、22,23
は２入力NORゲートである。フリツプフロツプ20のＱ出
力はライン24、２入力NORゲート22を介して、フリツプ
フロツプ20のＤ入力にフイードバツクされている。な
お、診断用制御ラインは省略してある。この場合、診断
モードで診断データをフリツプフロツプ20にセツトする
とき、該フリツプフロツプＱの出力がＤ入力に入つてい
るのでレーシングを起す。また、入力側から出力側へ信
号が進むという一方向性の前提が覆され、分割診断を行
なうことができない。なお、特開昭56−74668号公報に
記載されているように、スキャンフリップフロップの直
後に制御ゲートを設け、スキャン動作中はスキャンフリ
ップフロップの出力を阻止し、次段の回路の状態が変化
するのを防止する方法を採用することも考えられるが、
この方法を単に採用しても、複数の組合せ回路に診断デ
ータを同時にセットすることはできない。
に、順次回路群２に入力テストパターンをセツトして組
合わせ回路群５の出力を順次回路群３を使つて読み出
し、この組合わせ回路群５の診断が終つてから、次の組
合わせ回路群４を診断する。この組合わせ回路群４を診
断するには、順次回路群１に入力テストパターンをセツ
トして組合わせ回路群４の出力を順次回路群２を使つて
読み出して行なう。このように、従来の診断方法にあつ
ては、分割数だけ直列的に順次上記診断を行なわなけれ
ばならないのでテストステツプ数がぼう大になる。ま
た、診断用制御ラインおよび制御信号数が多く、自動配
置，配線をDA（Design Automation）で行なうゲートア
レイLSIに適用するには問題である。さらに、第11図に
示すようなフイードバツクのパスがあるとレーシングを
起すので、論理設計では禁止される。このことは、ゲー
トアレイの論理設計に大きな制約を課すことになり、欠
点となる。第11図において、20はエツジタイプのフリツ
プフロツプ、21はＤタイプのフリツプフロツプ、22,23
は２入力NORゲートである。フリツプフロツプ20のＱ出
力はライン24、２入力NORゲート22を介して、フリツプ
フロツプ20のＤ入力にフイードバツクされている。な
お、診断用制御ラインは省略してある。この場合、診断
モードで診断データをフリツプフロツプ20にセツトする
とき、該フリツプフロツプＱの出力がＤ入力に入つてい
るのでレーシングを起す。また、入力側から出力側へ信
号が進むという一方向性の前提が覆され、分割診断を行
なうことができない。なお、特開昭56−74668号公報に
記載されているように、スキャンフリップフロップの直
後に制御ゲートを設け、スキャン動作中はスキャンフリ
ップフロップの出力を阻止し、次段の回路の状態が変化
するのを防止する方法を採用することも考えられるが、
この方法を単に採用しても、複数の組合せ回路に診断デ
ータを同時にセットすることはできない。
本発明の目的は、複数の組合せ回路に診断データを同時
にセットすることができる半導体集積回路装置を提供す
ることにある。
にセットすることができる半導体集積回路装置を提供す
ることにある。
前記目的を達成するために、本発明は、複数の組合せ回
路と複数の順次回路とを備え、各順次回路が各組合せ回
路を介して互いに直列に接続され、各順次回路が診断デ
ータ伝送用バスラインに接続されている半導体集積回路
装置において、 前記各順次回路をマスタラッチ回路とスレーブラッチ回
路とにより構成し、マスタラッチ回路に主入力端子と入
力制御信号端子とライト信号入力端子とラッチ出力端子
及び診断データ入力端子をに設けると共に、スレーブラ
ッチ回路にラッチ入力端子と主出力端子とラッチ信号端
子とリード信号入力端子及び診断データ出力端子を設
け、マスタラッチ回路のラッチ出力端子をスレーブラッ
チ回路のラッチ入力端子に接続してなり、各マスタラッ
チ回路は、入力制御信号端子に信号入力を不可とする信
号が入力されたときに主入力端子からの信号の入力を阻
止し入力制御信号端子に信号入力を可とする信号が入力
されたときにのみ主入力端子からの信号を入力するマス
タ入力制御手段と、ライト信号に応答して診断データ入
力端子から診断データを入力する診断データ入力手段
と、マスタ入力制御手段または診断データ入力手段から
の信号をラッチしラッチした信号をラッチ出力端子に出
力するマスタラッチ手段とを備え、各スレーブラッチ回
路は、ラッチ信号端子に信号入力を不可とするラッチ信
号が入力されたときにラッチ入力端子からの信号の入力
を阻止しラッチ信号端子に信号入力を可とするラッチ信
号が入力されたときのみにラッチ入力端子からの信号を
入力するスレーブ入力制御手段と、スレーブ入力制御手
段により入力された信号をラッチしラッチした信号を主
出力端子へ出力するスレーブラッチ手段と、スレーブラ
ッチ手段によりラッチされた信号をリード信号に応答し
て診断データ出力端子へ出力する診断データ出力手段と
を備え、診断データに対するライト動作とリード動作が
実行される診断モード時に入力制御信号端子へ信号入力
を不可とする入力制御信号を供給し、ライト動作からリ
ード動作に移行する動作モード時にラッチ信号が発生す
る前に入力制御信号端子に信号入力を可とする入力制御
信号を供給する入力制御信号発生手段を各マスタラッチ
回路の入力制御信号端子に接続してなることを特徴とす
る半導体集積回路装置を構成したものである。
路と複数の順次回路とを備え、各順次回路が各組合せ回
路を介して互いに直列に接続され、各順次回路が診断デ
ータ伝送用バスラインに接続されている半導体集積回路
装置において、 前記各順次回路をマスタラッチ回路とスレーブラッチ回
路とにより構成し、マスタラッチ回路に主入力端子と入
力制御信号端子とライト信号入力端子とラッチ出力端子
及び診断データ入力端子をに設けると共に、スレーブラ
ッチ回路にラッチ入力端子と主出力端子とラッチ信号端
子とリード信号入力端子及び診断データ出力端子を設
け、マスタラッチ回路のラッチ出力端子をスレーブラッ
チ回路のラッチ入力端子に接続してなり、各マスタラッ
チ回路は、入力制御信号端子に信号入力を不可とする信
号が入力されたときに主入力端子からの信号の入力を阻
止し入力制御信号端子に信号入力を可とする信号が入力
されたときにのみ主入力端子からの信号を入力するマス
タ入力制御手段と、ライト信号に応答して診断データ入
力端子から診断データを入力する診断データ入力手段
と、マスタ入力制御手段または診断データ入力手段から
の信号をラッチしラッチした信号をラッチ出力端子に出
力するマスタラッチ手段とを備え、各スレーブラッチ回
路は、ラッチ信号端子に信号入力を不可とするラッチ信
号が入力されたときにラッチ入力端子からの信号の入力
を阻止しラッチ信号端子に信号入力を可とするラッチ信
号が入力されたときのみにラッチ入力端子からの信号を
入力するスレーブ入力制御手段と、スレーブ入力制御手
段により入力された信号をラッチしラッチした信号を主
出力端子へ出力するスレーブラッチ手段と、スレーブラ
ッチ手段によりラッチされた信号をリード信号に応答し
て診断データ出力端子へ出力する診断データ出力手段と
を備え、診断データに対するライト動作とリード動作が
実行される診断モード時に入力制御信号端子へ信号入力
を不可とする入力制御信号を供給し、ライト動作からリ
ード動作に移行する動作モード時にラッチ信号が発生す
る前に入力制御信号端子に信号入力を可とする入力制御
信号を供給する入力制御信号発生手段を各マスタラッチ
回路の入力制御信号端子に接続してなることを特徴とす
る半導体集積回路装置を構成したものである。
本発明を第１図を用いてさらに詳細に説明する。第１図
において、第10図図示従来例と同一の符号の付されてい
るものは同一の部品・同一の機能を有するものである。
本発明が、第10図図示従来例と異なる点は、リード・ラ
イト信号を発生するためのアドレスデコーダ33が追加さ
れ、順次回路群を構成するフリップフロップ群1,2,3が
診断機能付フリツプフロツプ１′,2′,3′（以下、マス
タスレーブ型FFと称す）に置換えられている。マスタス
レーブ型FF1′,2′,3′は従来のフリツプフロツプを構
成するMF部と診断用ラツチ回路を構成するSF部から成
る。さらに、前出の入力制御信号ライン16およびSF部の
ラツチ信号ライン30が各フリツプフロツプ群１′,2′,
3′で共通であることが大きな特徴である。ライン16の
入力制御信号は、２入力NANDゲート31とインバータゲー
ト32を使つて、診断モード信号Ｍと診断用１相目クロツ
クC1からAND論理でつくられる。診断モード信号Ｍが
“0"レベルのときは診断モードであり、“1"レベルのと
きは通常の動作モードである。
において、第10図図示従来例と同一の符号の付されてい
るものは同一の部品・同一の機能を有するものである。
本発明が、第10図図示従来例と異なる点は、リード・ラ
イト信号を発生するためのアドレスデコーダ33が追加さ
れ、順次回路群を構成するフリップフロップ群1,2,3が
診断機能付フリツプフロツプ１′,2′,3′（以下、マス
タスレーブ型FFと称す）に置換えられている。マスタス
レーブ型FF1′,2′,3′は従来のフリツプフロツプを構
成するMF部と診断用ラツチ回路を構成するSF部から成
る。さらに、前出の入力制御信号ライン16およびSF部の
ラツチ信号ライン30が各フリツプフロツプ群１′,2′,
3′で共通であることが大きな特徴である。ライン16の
入力制御信号は、２入力NANDゲート31とインバータゲー
ト32を使つて、診断モード信号Ｍと診断用１相目クロツ
クC1からAND論理でつくられる。診断モード信号Ｍが
“0"レベルのときは診断モードであり、“1"レベルのと
きは通常の動作モードである。
マスタスレーブ型FF1′,2′,3′はたとえば第２図の回
路で示され、MF部54を構成する２入力NORゲート（２入
力NANDゲート）42,43,3入力ANDゲート（３入力ORゲー
ト）40,41、信号レベル反転用インバータ44,45、双方向
性スイツチ46,47、それにSF部55を構成する２入力NORゲ
ート（２入力NANDゲート）51,52、２入力ANDゲート（２
入力ORゲート）49,50、双方向性スイツチ53から成る。
すなわち、フリップフロップ１′、２′、３′をマスタ
ラッチ回路（MF部）とスレーブラッチ回路（SF部）とに
より構成し、マスタラッチ回路に主入力端子（Ｄ、Ｔ）
と入力制御信号端子16とライト信号入力端子８−１とラ
ッチ出力端子Q0及び診断データ入力端子17−１を設ける
と共に、スレーブラッチ回路にラッチ入力端子Q0と主出
力端子Ｑとラッチ信号端子30とリード信号入力端子９−
１及び診断データ出力端子17−１を設け、マスタラッチ
回路のラッチ出力端子をスレーブラッチ回路のラッチ入
力端子に接続してなり、各マスタラッチ回路は、入力制
御信号端子に信号入力を不可とする信号が入力されたと
きに主入力端子からの信号の入力を阻止し入力制御信号
端子に信号入力を可とするする信号が入力されたときに
のみ主入力端子からの信号を入力するマスタ入力制御手
段（３入力ANDゲート40、41）と、ライト信号に応答し
て診断データ入力端子から診断データを入力する診断デ
ータ入力手段（スイッチ46、47、信号レベル反転用イン
バータ45）と、マスタ入力制御手段または診断データ入
力手段からの信号をラッチしラッチした信号をラッチ出
力端子に出力するマスタラッチ手段（２入力NORゲート4
2、43）とを備え、各スレーブラッチ回路は、ラッチ信
号端子に信号入力を不可とするラッチ信号が入力された
ときにラッチ入力端子からの信号の入力を阻止しラッチ
信号端子に信号入力を可とするとするラッチ信号が入力
されたときにのみラッチ入力端子からの信号を入力する
スレーブ入力制御手段（２入力ANDゲート49、50）と、
スレーブ入力制御手段により入力された信号をラッチし
ラッチした信号を主出力端子へ出力するスレーブラッチ
手段（２入力NORゲート51、52）と、スレーブラッチ手
段によりラッチされた信号をリード信号に応答して診断
データ出力端子へ出力する診断データ出力手段（スイッ
チ53）とを備え、診断データに対するライト動作とリー
ド動作が実行される診断モード時に入力制御信号端子へ
信号入力を不可とする入力制御信号を供給し、ライト動
作からリード動作に移行する動作モード時にラッチ信号
が発生する前に入力制御信号端子に信号入力を可とする
入力制御信号を供給する入力制御信号発生手段（２入力
NANDゲート31、インバータゲート32）を各マスタラッチ
回路の入力制御信号端子に接続して構成されている。ま
た、MF部（フリツプフロツプの論理的機能によつて決ま
る）とSF部の従属接続回路である。SF部55はラツチ機能
を有する最小構成でよく、セルサイズを小型にするため
にはCMOSトランスミツシヨンゲートを使つたフイードバ
ツク構成でもよい。
路で示され、MF部54を構成する２入力NORゲート（２入
力NANDゲート）42,43,3入力ANDゲート（３入力ORゲー
ト）40,41、信号レベル反転用インバータ44,45、双方向
性スイツチ46,47、それにSF部55を構成する２入力NORゲ
ート（２入力NANDゲート）51,52、２入力ANDゲート（２
入力ORゲート）49,50、双方向性スイツチ53から成る。
すなわち、フリップフロップ１′、２′、３′をマスタ
ラッチ回路（MF部）とスレーブラッチ回路（SF部）とに
より構成し、マスタラッチ回路に主入力端子（Ｄ、Ｔ）
と入力制御信号端子16とライト信号入力端子８−１とラ
ッチ出力端子Q0及び診断データ入力端子17−１を設ける
と共に、スレーブラッチ回路にラッチ入力端子Q0と主出
力端子Ｑとラッチ信号端子30とリード信号入力端子９−
１及び診断データ出力端子17−１を設け、マスタラッチ
回路のラッチ出力端子をスレーブラッチ回路のラッチ入
力端子に接続してなり、各マスタラッチ回路は、入力制
御信号端子に信号入力を不可とする信号が入力されたと
きに主入力端子からの信号の入力を阻止し入力制御信号
端子に信号入力を可とするする信号が入力されたときに
のみ主入力端子からの信号を入力するマスタ入力制御手
段（３入力ANDゲート40、41）と、ライト信号に応答し
て診断データ入力端子から診断データを入力する診断デ
ータ入力手段（スイッチ46、47、信号レベル反転用イン
バータ45）と、マスタ入力制御手段または診断データ入
力手段からの信号をラッチしラッチした信号をラッチ出
力端子に出力するマスタラッチ手段（２入力NORゲート4
2、43）とを備え、各スレーブラッチ回路は、ラッチ信
号端子に信号入力を不可とするラッチ信号が入力された
ときにラッチ入力端子からの信号の入力を阻止しラッチ
信号端子に信号入力を可とするとするラッチ信号が入力
されたときにのみラッチ入力端子からの信号を入力する
スレーブ入力制御手段（２入力ANDゲート49、50）と、
スレーブ入力制御手段により入力された信号をラッチし
ラッチした信号を主出力端子へ出力するスレーブラッチ
手段（２入力NORゲート51、52）と、スレーブラッチ手
段によりラッチされた信号をリード信号に応答して診断
データ出力端子へ出力する診断データ出力手段（スイッ
チ53）とを備え、診断データに対するライト動作とリー
ド動作が実行される診断モード時に入力制御信号端子へ
信号入力を不可とする入力制御信号を供給し、ライト動
作からリード動作に移行する動作モード時にラッチ信号
が発生する前に入力制御信号端子に信号入力を可とする
入力制御信号を供給する入力制御信号発生手段（２入力
NANDゲート31、インバータゲート32）を各マスタラッチ
回路の入力制御信号端子に接続して構成されている。ま
た、MF部（フリツプフロツプの論理的機能によつて決ま
る）とSF部の従属接続回路である。SF部55はラツチ機能
を有する最小構成でよく、セルサイズを小型にするため
にはCMOSトランスミツシヨンゲートを使つたフイードバ
ツク構成でもよい。
動作について説明する。通常モードの時（Ｍ＝“1"レベ
ル）は、診断用クロツクC1が“1"レベルで、ライン16の
入力制御信号（Ｍ・C1）が“1"レベルとなるので通常の
主入力端子信号D,Tは３入力ANDゲート40,41を介してMF
部に入力される。一方、リード・ライト信号８−1,9−
１は“0"レベルのままでスイツチ47,53はオフ，スイツ
チ46はオンの状態である。すなわち、診断用バスライン
17−１とは電気的に切離されている。また、通常モード
ではSF部55のラツチ信号C2は“1"レベルに固定するの
で、MF部54の出力▲▼,QOは２入力ANDゲート49,50
を介してSF部55に入力され、出力Q,として出力され
る。このように、通常モードではQO,▲▼信号はSF
部ラツチ回路55を介して出力されるだけで何らSF部54の
動作と変わりない（SF部55の遅延時間だけQ,出力は遅
れるが、通常ゲート１段分の遅れ程度である）。診断モ
ードの時Ｍ＝“0"レベル）はライン16の入力制御信号は
C1のレベルにかかわりなく“0"レベルとなるので、３入
力ANDゲート40,41出力は“0"レベルに固定され、通常の
D,T入力はMF部54には入力されない。書込み動作はこの
状態で、ライト信号８−１が一定時間“1"レベルにな
り、診断データがデータバスライン17−１上に転送され
る。このとき、スイツチ47はオン,46はオフになるの
で、２入力NORゲート43の出力がバスライン17−１上の
診断データと競合することはなく、信号ライン56,57を
介して２入力NORゲート42,43から成るラツチ回路に診断
データが書込まれる。ラツチ信号C2を一定時間“1"レベ
ルにすることにより、上記書込み診断データはSF部55の
ラツチ回路に転送される。しかる後、読出しはリード信
号９−１を一定時間“1"レベルにしてスイツチ53をオン
状態にし、出力をデータバスライン17−１上に転送し
て行なう。
ル）は、診断用クロツクC1が“1"レベルで、ライン16の
入力制御信号（Ｍ・C1）が“1"レベルとなるので通常の
主入力端子信号D,Tは３入力ANDゲート40,41を介してMF
部に入力される。一方、リード・ライト信号８−1,9−
１は“0"レベルのままでスイツチ47,53はオフ，スイツ
チ46はオンの状態である。すなわち、診断用バスライン
17−１とは電気的に切離されている。また、通常モード
ではSF部55のラツチ信号C2は“1"レベルに固定するの
で、MF部54の出力▲▼,QOは２入力ANDゲート49,50
を介してSF部55に入力され、出力Q,として出力され
る。このように、通常モードではQO,▲▼信号はSF
部ラツチ回路55を介して出力されるだけで何らSF部54の
動作と変わりない（SF部55の遅延時間だけQ,出力は遅
れるが、通常ゲート１段分の遅れ程度である）。診断モ
ードの時Ｍ＝“0"レベル）はライン16の入力制御信号は
C1のレベルにかかわりなく“0"レベルとなるので、３入
力ANDゲート40,41出力は“0"レベルに固定され、通常の
D,T入力はMF部54には入力されない。書込み動作はこの
状態で、ライト信号８−１が一定時間“1"レベルにな
り、診断データがデータバスライン17−１上に転送され
る。このとき、スイツチ47はオン,46はオフになるの
で、２入力NORゲート43の出力がバスライン17−１上の
診断データと競合することはなく、信号ライン56,57を
介して２入力NORゲート42,43から成るラツチ回路に診断
データが書込まれる。ラツチ信号C2を一定時間“1"レベ
ルにすることにより、上記書込み診断データはSF部55の
ラツチ回路に転送される。しかる後、読出しはリード信
号９−１を一定時間“1"レベルにしてスイツチ53をオン
状態にし、出力をデータバスライン17−１上に転送し
て行なう。
第１図に戻つて本発明の特徴，要点を説明する。診断の
手順は第３図のタイムチヤートに示されている。（１）
第３図（Ｃ）に示す如く信号Ｍ＝“0"レベル、ライト信
号を第３図（Ｅ）に示す如く一定時間“1"レベルにする
ことにより、データバスライン上の診断データを書き込
む。ライト信号はアドレスデコーダ33のアドレス入力3
7,38の論理レベルの組合わせによつて決まるフリツプフ
ロツプ群を選択するように発生する。なお、診断用クロ
ツクは第３図（Ａ），（Ｂ）に示される２相クロツク
C1,C2から成り、周期T1で繰返えされる。また、すべて
の制御信号、データは上記クロツクC1,C2に同期して発
生する。第１図の例では診断データバスラインは２本か
ら成り、フリツプフロツプ１′,2′はライン17−１に、
フリツプフロツプ３′はライン17−２につながれてい
る。したがつて、ライト動作は２周期を要する。
手順は第３図のタイムチヤートに示されている。（１）
第３図（Ｃ）に示す如く信号Ｍ＝“0"レベル、ライト信
号を第３図（Ｅ）に示す如く一定時間“1"レベルにする
ことにより、データバスライン上の診断データを書き込
む。ライト信号はアドレスデコーダ33のアドレス入力3
7,38の論理レベルの組合わせによつて決まるフリツプフ
ロツプ群を選択するように発生する。なお、診断用クロ
ツクは第３図（Ａ），（Ｂ）に示される２相クロツク
C1,C2から成り、周期T1で繰返えされる。また、すべて
の制御信号、データは上記クロツクC1,C2に同期して発
生する。第１図の例では診断データバスラインは２本か
ら成り、フリツプフロツプ１′,2′はライン17−１に、
フリツプフロツプ３′はライン17−２につながれてい
る。したがつて、ライト動作は２周期を要する。
なお、第１図では説明の便宜上フリツプフロツプ群
１′,2′,3′はおのおの１個のフリツプフロツプから成
るように（アドレス系はおのおの１個）説明している
が、実際には複数個のフリツプフロツプから成るので、
同一フリツプフロツプ群のアドレス数は複数個から成る
ことになる。したがつて、第３図において上記（１）で
述べたライト動作（リード動作も同じ）のステツプ数は
もつとかかることになる。（１）の動作においては１周
期T1の前半で書込動作を行ない、後半C2が“1"レベルに
なり、MF部に書込まれた診断データがSF部へ転送され
る。このとき、各SF部に転送された診断データは組合せ
回路４、５、６に入力され、各組合せ回路４、５の出力
が次段のMF部まで転送される。ただし、次段のMF部への
取り込みは阻止されている。なお、組合せ回路６の出力
はボンデイングパッド７へ出力される。
１′,2′,3′はおのおの１個のフリツプフロツプから成
るように（アドレス系はおのおの１個）説明している
が、実際には複数個のフリツプフロツプから成るので、
同一フリツプフロツプ群のアドレス数は複数個から成る
ことになる。したがつて、第３図において上記（１）で
述べたライト動作（リード動作も同じ）のステツプ数は
もつとかかることになる。（１）の動作においては１周
期T1の前半で書込動作を行ない、後半C2が“1"レベルに
なり、MF部に書込まれた診断データがSF部へ転送され
る。このとき、各SF部に転送された診断データは組合せ
回路４、５、６に入力され、各組合せ回路４、５の出力
が次段のMF部まで転送される。ただし、次段のMF部への
取り込みは阻止されている。なお、組合せ回路６の出力
はボンデイングパッド７へ出力される。
次に、第３図（Ｃ）に示す如く、区間IIにおいて、Ｍ＝
“1"レベルとして通常モード（動作モード）にし、さら
に、信号C1を“1"にし、ライン16の入力制御信号を“1"
レベルにし、組合せ回路４、５の出力をそれぞれフリッ
プフロップ２′、３′（MF部）に取り込む。これで、組
合せ回路４、５の入力テストパターン（診断データ）に
対する応答出力が受信側（次段）フリップフロップ
２′、３′（MF部）にラッチされたことになる。（３）
この後、ライン30の信号C2を一定時間“1"レベルにし、
フリップフロップ２′、３′（MF部）にラッチされた診
断データをフリップフロップ２′、３′（SF部）に転送
する。
“1"レベルとして通常モード（動作モード）にし、さら
に、信号C1を“1"にし、ライン16の入力制御信号を“1"
レベルにし、組合せ回路４、５の出力をそれぞれフリッ
プフロップ２′、３′（MF部）に取り込む。これで、組
合せ回路４、５の入力テストパターン（診断データ）に
対する応答出力が受信側（次段）フリップフロップ
２′、３′（MF部）にラッチされたことになる。（３）
この後、ライン30の信号C2を一定時間“1"レベルにし、
フリップフロップ２′、３′（MF部）にラッチされた診
断データをフリップフロップ２′、３′（SF部）に転送
する。
（４）次に、区間IIIにおいて、リード信号９−１、９
−２、９−３を順次または並列的に“1"レベルにし、フ
リップフロップ２′、３′（SF部）にラッチされた診断
データをバスラインへ読み出す。なお、リード・ライト
用データは外部バツフアを介してパツドから入出力され
るものとする。リード動作も、ライト動作と同じように
データバスラインの数に応じた並列読出しができ、その
分ステツプ数を削減することができる。
−２、９−３を順次または並列的に“1"レベルにし、フ
リップフロップ２′、３′（SF部）にラッチされた診断
データをバスラインへ読み出す。なお、リード・ライト
用データは外部バツフアを介してパツドから入出力され
るものとする。リード動作も、ライト動作と同じように
データバスラインの数に応じた並列読出しができ、その
分ステツプ数を削減することができる。
マスタスレーブ構成とすることにより、組合わせ回路出
力を受信側フリツプフロツプにセツトするとき、次段の
組合わせ回路の入力が動かないので、全分割診断単位中
の組合わせ回路の応答パターンを１ステツプで次段のフ
リツプフロツプにセツトできるとどうじに、該応答パタ
ーンデータの診断用読出しを容易にする。さらに、ゲー
トアレイLSIのユーザの論理設計における制約（フイー
ドバツク回路の禁止）を解消する。また、フリツプフロ
ツプのアドレスに関係した信号数，配線数が少なく、ゲ
ートアレイのDAシステムに好適な特徴を持つ。
力を受信側フリツプフロツプにセツトするとき、次段の
組合わせ回路の入力が動かないので、全分割診断単位中
の組合わせ回路の応答パターンを１ステツプで次段のフ
リツプフロツプにセツトできるとどうじに、該応答パタ
ーンデータの診断用読出しを容易にする。さらに、ゲー
トアレイLSIのユーザの論理設計における制約（フイー
ドバツク回路の禁止）を解消する。また、フリツプフロ
ツプのアドレスに関係した信号数，配線数が少なく、ゲ
ートアレイのDAシステムに好適な特徴を持つ。
以下、本発明の実施例について説明する。
第５図には、本発明の一実施例が示されている。
第５図はCMOSトランスミツシヨンゲートを使用したＤ型
フリツプフロツプに適用したものである。なお、第４図
は従来のフリツプフロツプを示したものであり、CMOSト
ランスミツシヨンゲート60,61、インバータ62,…65から
なる。これについては周知であるので説明を略す。
フリツプフロツプに適用したものである。なお、第４図
は従来のフリツプフロツプを示したものであり、CMOSト
ランスミツシヨンゲート60,61、インバータ62,…65から
なる。これについては周知であるので説明を略す。
第５図において、第４図及び第１図，第２図と同じ符号
を付されているものは同一の部品・同一の機能を有する
ものである。
を付されているものは同一の部品・同一の機能を有する
ものである。
本実施例は、MF部54を構成するCMOSトランスミツシヨン
ゲート60,61、クロツクドゲートインバータ70、インバ
ータ63,71,73、NMOSトランスフアゲート47、２入力NAND
ゲート72、SF部を構成するCMOSトランスミツシヨンゲー
ト74,75、インバータ76,77,78、NMOSトランスフアゲー
ト53から成る。なお、第５図ではデータバスライン17−
１用の診断データライト用３ステートバツフア80、診断
データリード用３ステートバツフア81それに入力バツフ
ア79を示した。３ステートバツフア80,81は、それぞれ
ライト信号８−1,リード信号９−１と同位相，同振幅レ
ベルの制御信号82,83（フリツプフロツプのアドレス信
号はかんでいない）によつてオン，オフ制御される。
ゲート60,61、クロツクドゲートインバータ70、インバ
ータ63,71,73、NMOSトランスフアゲート47、２入力NAND
ゲート72、SF部を構成するCMOSトランスミツシヨンゲー
ト74,75、インバータ76,77,78、NMOSトランスフアゲー
ト53から成る。なお、第５図ではデータバスライン17−
１用の診断データライト用３ステートバツフア80、診断
データリード用３ステートバツフア81それに入力バツフ
ア79を示した。３ステートバツフア80,81は、それぞれ
ライト信号８−1,リード信号９−１と同位相，同振幅レ
ベルの制御信号82,83（フリツプフロツプのアドレス信
号はかんでいない）によつてオン，オフ制御される。
動作は第２図の説明内容とほぼ同じであるので、主に大
きな特徴点について述べる。診断モード信号Ｍ＝“0"の
時は、φ１＝“0"レベル，１＝“1"となるのでCMOSト
ランスミツシヨンゲート60,61はそれぞれオフ，オンと
なり、入力D1を禁止する。診断データの書込みは、ライ
ト信号８−１が一定時間“1"レベルとなり、NMOSトラン
スフアゲート47をオン，クロツクドゲートインバータ70
をオフ状態（出力がハイインピーダンス状態）とするこ
とにより行なわれる。第２図の点線で示す48がクロツク
ドゲートインバータ70に相当する。ここで、クロツクド
ゲートインバータ70および３ステートバツフア80,81は
それぞれ、第６図，第７図で示される。クロツクドゲー
トインバータ70はPMOSトランジスタ90,91、NMOSトラン
ジスタ92,93の直列接続で形成され、PMOS90とNMOS93の
ゲートは共通に接続されていて入力端子84を形成する。
ライト信号８−１が“1"レベルの時は（信号86は信号８
−１の反転信号）、PMOS91,NMOS92がともにオフ状態と
なるので、入力信号84のレベルのいかんに依らず出力85
はハイインピーダンス状態になる。逆に、信号８−１が
“0"レベルの時は、PMOS91,NMOS92がともにオン状態に
なるので、出力85は入力84の反転信号となる。次に、３
ステートバツフア80,81はPMOS94,NMOS95,2入力NANDゲー
ト96,2入力NORゲート97それに反転用インバータ98から
成る。まず、制御信号82が“0"レベルの時は、２入力NA
ND96,2入力NOR97の出力がそれぞれ“1",“0"レベルに固
定されるので、PMOS94,NMOS95はともにオフ状態とな
り、出力17−１はハイインピーダンス状態となる。逆
に、制御信号82が“1"レベルの時は２入力NAND94,2入力
NOR97の出力はともに入力88の信号レベルによつて決ま
り、非反転出力バツフアを形成する。
きな特徴点について述べる。診断モード信号Ｍ＝“0"の
時は、φ１＝“0"レベル，１＝“1"となるのでCMOSト
ランスミツシヨンゲート60,61はそれぞれオフ，オンと
なり、入力D1を禁止する。診断データの書込みは、ライ
ト信号８−１が一定時間“1"レベルとなり、NMOSトラン
スフアゲート47をオン，クロツクドゲートインバータ70
をオフ状態（出力がハイインピーダンス状態）とするこ
とにより行なわれる。第２図の点線で示す48がクロツク
ドゲートインバータ70に相当する。ここで、クロツクド
ゲートインバータ70および３ステートバツフア80,81は
それぞれ、第６図，第７図で示される。クロツクドゲー
トインバータ70はPMOSトランジスタ90,91、NMOSトラン
ジスタ92,93の直列接続で形成され、PMOS90とNMOS93の
ゲートは共通に接続されていて入力端子84を形成する。
ライト信号８−１が“1"レベルの時は（信号86は信号８
−１の反転信号）、PMOS91,NMOS92がともにオフ状態と
なるので、入力信号84のレベルのいかんに依らず出力85
はハイインピーダンス状態になる。逆に、信号８−１が
“0"レベルの時は、PMOS91,NMOS92がともにオン状態に
なるので、出力85は入力84の反転信号となる。次に、３
ステートバツフア80,81はPMOS94,NMOS95,2入力NANDゲー
ト96,2入力NORゲート97それに反転用インバータ98から
成る。まず、制御信号82が“0"レベルの時は、２入力NA
ND96,2入力NOR97の出力がそれぞれ“1",“0"レベルに固
定されるので、PMOS94,NMOS95はともにオフ状態とな
り、出力17−１はハイインピーダンス状態となる。逆
に、制御信号82が“1"レベルの時は２入力NAND94,2入力
NOR97の出力はともに入力88の信号レベルによつて決ま
り、非反転出力バツフアを形成する。
本実施例では、CMOSトランスミツシヨンゲート型のＤタ
イプのフリツプフロツプであるので、セルサイズが小型
である効果を持つ。
イプのフリツプフロツプであるので、セルサイズが小型
である効果を持つ。
第８図には本発明の他の実施例が示されている。
本実施例では、ゲートアレイに適用したもので、基本的
には第１図をゲートアレイで具体化したものである。
には第１図をゲートアレイで具体化したものである。
ゲートアレイについて既に説明したが、LSIを製造する
ときに用いる10数枚のマスクのうちで配線に相当するマ
スクのみを開発品種に応じて作成して、所望の電気回路
動作を有するLSIを製造するものである。配線パターン
に依存しない下地パターンの工程を完了したウエハをあ
らかじめストツクとして保持し、配線パターンはDAによ
り自動作成されるので、開発期間の短縮とコスト低減が
企れる。
ときに用いる10数枚のマスクのうちで配線に相当するマ
スクのみを開発品種に応じて作成して、所望の電気回路
動作を有するLSIを製造するものである。配線パターン
に依存しない下地パターンの工程を完了したウエハをあ
らかじめストツクとして保持し、配線パターンはDAによ
り自動作成されるので、開発期間の短縮とコスト低減が
企れる。
第８図においては周知のゲートアレイと同様に、基本セ
ル103をＸ軸方向に配列した基本セル列104を配線領域10
5を挾んで繰返し配置した構成をとる。そして、入出力
信号はボンデイングパツド７から外部セル中の入力バツ
フア100や出力バツフア101などを介してフリツプフロツ
プやゲートを構成する論理セルへ転送、または該論理セ
ルから送出される。80は３ステート制御付き入力バツフ
ア、81は３ステート制御付き出力バツフアを示し、通常
外部セルで構成される。80,81の回路及び動作について
は第７図で説明した。本実施例では便宜上第１図の実施
例と同じ構成を示す。すなわち、アドレスデコーダ（及
び診断タイミング発生回路）33を備え、診断用ラツチ付
フリツプフロツプFF1,FF2から成るFF群１′、前記フリ
ツプフロツプFF3,FF4,FF5から成るFF群２′、前記フリ
ツプフロツプFF6,FF7から成るFF群３′により、チツプ
内の組合わせ回路は4,5,6の破線で示される回路群に分
割されるとする。組合わせ回路４は論理ゲートセルCC1,
CC2から、組合わせ回路５は論理ゲートセルCC3,CC4,CC5
から、組合わせ回路６は論理ゲートセルCC6,CC7から成
るものとする。また、同一FF群内の診断用ラツチ付FF
は、診断データのライト信号，リード信号ラインが各々
共通に接続され、前記同一アドレスの診断用ラツチ付FF
はお互いに診断バスが分離されているものとする（同一
FF群内の個々の診断用ラツチ付FFの診断データのライト
・リード動作は、診断バスを介して同時に行なう。な
お、同一FF群内の診断用ラツチ付FFの診断バスを共通に
して、リード・ライト信号のアドレス系を別にしても診
断動作に支障ないことは明らかである。これらの診断用
ラインの結線はDAによる自動配線プログラムを使うの
で、汎用性が高い。リード・ライト信号のアドレス系と
診断バス割付けは、テストのためのクロツクステツプ数
が最小となるよう計算機制御することが可能である。
ル103をＸ軸方向に配列した基本セル列104を配線領域10
5を挾んで繰返し配置した構成をとる。そして、入出力
信号はボンデイングパツド７から外部セル中の入力バツ
フア100や出力バツフア101などを介してフリツプフロツ
プやゲートを構成する論理セルへ転送、または該論理セ
ルから送出される。80は３ステート制御付き入力バツフ
ア、81は３ステート制御付き出力バツフアを示し、通常
外部セルで構成される。80,81の回路及び動作について
は第７図で説明した。本実施例では便宜上第１図の実施
例と同じ構成を示す。すなわち、アドレスデコーダ（及
び診断タイミング発生回路）33を備え、診断用ラツチ付
フリツプフロツプFF1,FF2から成るFF群１′、前記フリ
ツプフロツプFF3,FF4,FF5から成るFF群２′、前記フリ
ツプフロツプFF6,FF7から成るFF群３′により、チツプ
内の組合わせ回路は4,5,6の破線で示される回路群に分
割されるとする。組合わせ回路４は論理ゲートセルCC1,
CC2から、組合わせ回路５は論理ゲートセルCC3,CC4,CC5
から、組合わせ回路６は論理ゲートセルCC6,CC7から成
るものとする。また、同一FF群内の診断用ラツチ付FF
は、診断データのライト信号，リード信号ラインが各々
共通に接続され、前記同一アドレスの診断用ラツチ付FF
はお互いに診断バスが分離されているものとする（同一
FF群内の個々の診断用ラツチ付FFの診断データのライト
・リード動作は、診断バスを介して同時に行なう。な
お、同一FF群内の診断用ラツチ付FFの診断バスを共通に
して、リード・ライト信号のアドレス系を別にしても診
断動作に支障ないことは明らかである。これらの診断用
ラインの結線はDAによる自動配線プログラムを使うの
で、汎用性が高い。リード・ライト信号のアドレス系と
診断バス割付けは、テストのためのクロツクステツプ数
が最小となるよう計算機制御することが可能である。
アドレスデコーダ及び制御回路33は第９図の回路で実現
される。前出と同一物，同等物には同一符号を付ける。
アドレスデコーダ及び制御回路33は、破線で示すように
２入力−４出力アドレスデコーダ119、リード信号発生
回路114、ライト信号発生回路115、タイミング発生回路
113から成る。アドレスデコーダ119はインバータ111、
３入力NORゲート110から成り、周知のようにアドレス入
力信号37,38の組合わせに応じて“0"アドレス出力120、
“1"アドレス出力121、“2"アドレス出力122、“3"アド
レス出力123を出力する。ただし、アドレスイネーブル
信号36が“1"レベルのときは４個のNORゲート出力はす
べて“0"レベルとなり、前記信号36が“0"レベルのとき
のみ該アドレスデコーダ119はアクテイブ状態となる。
ライト信号発生回路115は４個の４入力NORゲート116と
４個のインバータから成り、リード信号発生回路114は
４個の３入力NORゲート124と４個のインバータから成
る。そして、診断モード信号M,ライト信号W,診断用クロ
ツクC1から、下記の論理式で表わされるライト信号８−
１〜８−4,リード信号９−１〜９−４を発生する。
される。前出と同一物，同等物には同一符号を付ける。
アドレスデコーダ及び制御回路33は、破線で示すように
２入力−４出力アドレスデコーダ119、リード信号発生
回路114、ライト信号発生回路115、タイミング発生回路
113から成る。アドレスデコーダ119はインバータ111、
３入力NORゲート110から成り、周知のようにアドレス入
力信号37,38の組合わせに応じて“0"アドレス出力120、
“1"アドレス出力121、“2"アドレス出力122、“3"アド
レス出力123を出力する。ただし、アドレスイネーブル
信号36が“1"レベルのときは４個のNORゲート出力はす
べて“0"レベルとなり、前記信号36が“0"レベルのとき
のみ該アドレスデコーダ119はアクテイブ状態となる。
ライト信号発生回路115は４個の４入力NORゲート116と
４個のインバータから成り、リード信号発生回路114は
４個の３入力NORゲート124と４個のインバータから成
る。そして、診断モード信号M,ライト信号W,診断用クロ
ツクC1から、下記の論理式で表わされるライト信号８−
１〜８−4,リード信号９−１〜９−４を発生する。
（ライト信号）＝・Ｗ・Ci・X1・▲▼ ……
（１） （リード信号）＝・・Xi・▲▼ ……（２） ただし、ADEはアドレスイネーブル信号の論理値、Xiは
ｉアドレス出力の論理値である。Ｍ＝“0"レベルかつ▲
▼＝“1"レベルのとき、Ｗ＝“0"レベルならリー
ド信号が、Ｗ＝“1"レベルならライト信号が発生する。
次に、タイミング発生回路113は３個の２入力NANDゲー
ト125と５個のインバータ（ドライバー）から成り、次
の論理式で表わされるライン16上の入力制御信号，ライ
ン82,83の制御信号を発生する。
（１） （リード信号）＝・・Xi・▲▼ ……（２） ただし、ADEはアドレスイネーブル信号の論理値、Xiは
ｉアドレス出力の論理値である。Ｍ＝“0"レベルかつ▲
▼＝“1"レベルのとき、Ｗ＝“0"レベルならリー
ド信号が、Ｗ＝“1"レベルならライト信号が発生する。
次に、タイミング発生回路113は３個の２入力NANDゲー
ト125と５個のインバータ（ドライバー）から成り、次
の論理式で表わされるライン16上の入力制御信号，ライ
ン82,83の制御信号を発生する。
（入力制御信号）＝Ｍ・C1 （82の制御信号）＝・Ｗ （83の制御信号）＝・ また、診断用クロツクC2はインバータ兼ドライバー117,
118を介して出力される。
118を介して出力される。
これらの信号の役割および診断手順は第１図で説明した
のとほぼ同じであるので省略する。
のとほぼ同じであるので省略する。
したがつて、本実施例によれば、高診断率が少ないテス
トステツプ数で容易に得られ、しかも論理設計に制約を
設けることなく、ゲートアレイに好適な半導体集積回路
装置を得ることができる。
トステツプ数で容易に得られ、しかも論理設計に制約を
設けることなく、ゲートアレイに好適な半導体集積回路
装置を得ることができる。
さらに、診断用配線数が少なく、診断用回路も比較的小
型ですむ効果がある。
型ですむ効果がある。
以上説明したように、本発明によれば、複数の組合せ回
路に診断データを同時にセットできるようにしたため、
少ない診断ステップ数で容易に高診断率を得ることがで
きる。
路に診断データを同時にセットできるようにしたため、
少ない診断ステップ数で容易に高診断率を得ることがで
きる。
第１図は本発明の原理を示す回路構成図、第２図は第１
図を説明する回路図、第３図は本発明を説明するタイム
チヤート、第４図は従来のフリツプフロツプ回路図、第
５図は本発明の一実施例を示す回路図、第６図および第
７図は第５図を補足説明する回路図、第８図は本発明の
他の実施例を示す回路図、第９図は第８図図示アドレス
デコーダおよび制御回路の詳細回路図、第10図は従来の
回路構成図、第11図は第10図を補足するための図であ
る。 １′,2′,3′……診断機能付フリツプフロツプ群、4,5,
6……組合わせ回路群、33……アドレスデコーダ、16…
…入力制御信号ライン、30……スレーブ部フリツプフロ
ツプのラツチ信号ライン、17−1,17−２……診断用デー
タバスライン、42,43,51,52……２入力NOR（NAND）ゲー
ト、40,41……３入力ANDゲート、49,50……２入力ANDゲ
ート、46,47,53……双方向性スイツチ。
図を説明する回路図、第３図は本発明を説明するタイム
チヤート、第４図は従来のフリツプフロツプ回路図、第
５図は本発明の一実施例を示す回路図、第６図および第
７図は第５図を補足説明する回路図、第８図は本発明の
他の実施例を示す回路図、第９図は第８図図示アドレス
デコーダおよび制御回路の詳細回路図、第10図は従来の
回路構成図、第11図は第10図を補足するための図であ
る。 １′,2′,3′……診断機能付フリツプフロツプ群、4,5,
6……組合わせ回路群、33……アドレスデコーダ、16…
…入力制御信号ライン、30……スレーブ部フリツプフロ
ツプのラツチ信号ライン、17−1,17−２……診断用デー
タバスライン、42,43,51,52……２入力NOR（NAND）ゲー
ト、40,41……３入力ANDゲート、49,50……２入力ANDゲ
ート、46,47,53……双方向性スイツチ。
フロントページの続き (72)発明者 増田 郁朗 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (72)発明者 林 照峯 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭56−74668（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数の組合せ回路と複数の順次回路とを備
え、各順次回路が各組合せ回路を介して互いに直列に接
続され、各順次回路が診断データ伝送用バスラインに接
続されている半導体集積回路装置において、 前記各順次回路をマスタラッチ回路とスレーブラッチ回
路とにより構成し、マスタラッチ回路に主入力端子と入
力制御信号端子とライト信号入力端子とラッチ出力端子
及び診断データ入力端子をに設けると共に、スレーブラ
ッチ回路にラッチ入力端子と主出力端子とラッチ信号端
子とリード信号入力端子及び診断データ出力端子を設
け、マスタラッチ回路のラッチ出力端子をスレーブラッ
チ回路のラッチ入力端子に接続してなり、各マスタラッ
チ回路は、入力制御信号端子に信号入力を不可とする信
号が入力されたときに主入力端子からの信号の入力を阻
止し入力制御信号端子に信号入力を可とするする信号が
入力されたときにのみ主入力端子からの信号を入力する
マスタ入力制御手段と、ライト信号に応答して診断デー
タ入力端子から診断データを入力する診断データ入力手
段と、マスタ入力制御手段または診断データ入力手段か
らの信号をラッチしラッチした信号をラッチ出力端子に
出力するマスタラッチ手段とを備え、各スレーブラッチ
回路は、ラッチ信号端子に信号入力を不可とするラッチ
信号が入力されたときにラッチ入力端子からの信号の入
力を阻止しラッチ信号端子に信号入力を可とするするラ
ッチ信号が入力されたときにのみラッチ入力端子からの
信号を入力するスレーブ入力制御手段と、スレーブ入力
制御手段により入力された信号をラッチしラッチした信
号を主出力端子へ出力するするスレーブラッチ手段と、
スレーブラッチ手段によりラッチされた信号をリード信
号に応答して診断データ出力端子へ出力する診断データ
出力手段とを備え、診断データに対するライト動作とリ
ード動作が実行される診断モード時に入力制御信号端子
へ信号入力を不可とする入力制御信号を供給し、ライト
動作からリード動作に移行する動作モード時にラッチ信
号が発生する前に入力制御信号端子に信号入力を可とす
る入力制御信号を供給する入力制御信号発生手段を各マ
スタラッチ回路の入力制御信号端子に接続してなること
を特徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185242A JPH0772744B2 (ja) | 1984-09-04 | 1984-09-04 | 半導体集積回路装置 |
| KR1019850006156A KR900004888B1 (ko) | 1984-09-04 | 1985-08-26 | 집적회로장치 |
| US06/769,311 US4701922A (en) | 1984-09-04 | 1985-08-26 | Integrated circuit device |
| EP85110724A EP0173945B1 (en) | 1984-09-04 | 1985-08-27 | Integrated circuit device |
| DE3587715T DE3587715T2 (de) | 1984-09-04 | 1985-08-27 | Integrierte Schaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185242A JPH0772744B2 (ja) | 1984-09-04 | 1984-09-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6162878A JPS6162878A (ja) | 1986-03-31 |
| JPH0772744B2 true JPH0772744B2 (ja) | 1995-08-02 |
Family
ID=16167372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59185242A Expired - Lifetime JPH0772744B2 (ja) | 1984-09-04 | 1984-09-04 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4701922A (ja) |
| EP (1) | EP0173945B1 (ja) |
| JP (1) | JPH0772744B2 (ja) |
| KR (1) | KR900004888B1 (ja) |
| DE (1) | DE3587715T2 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4931722A (en) * | 1985-11-07 | 1990-06-05 | Control Data Corporation | Flexible imbedded test system for VLSI circuits |
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-
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- 1984-09-04 JP JP59185242A patent/JPH0772744B2/ja not_active Expired - Lifetime
-
1985
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- 1985-08-26 US US06/769,311 patent/US4701922A/en not_active Expired - Lifetime
- 1985-08-27 DE DE3587715T patent/DE3587715T2/de not_active Expired - Fee Related
- 1985-08-27 EP EP85110724A patent/EP0173945B1/en not_active Expired - Lifetime
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| EP0173945B1 (en) | 1994-01-05 |
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