JPH05282890A - シフトレジスタ回路 - Google Patents

Abstract

(57)【要約】 【目的】 シフトレジスタ回路内でのデータの遅延時間
を抑えることによって、４ビットシフトレジスタ回路な
どシフトレジスタ回路を直列に接続したとき、より高速
なクロック周期でも正常に動作できるようにする。 【構成】 ３入力ＮＯＲゲート２１，２２を用い、入力
データが出力されるまでのゲートを、２入力ＮＯＲ回路
４段と３入力ＮＯＲ回路２段とする。 【効果】 通常のシフトレジスタ回路と比べてシフトレ
ジスタ回路内でのデータの遅延時間を抑えることがで
き、４ビットシフトレジスタ回路などシフトレジスタ回
路を直列に接続したとき、より高速なクロック周期でも
正常に動作できるようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シフトレジスタの１段
（１ビット）を構成するシフトレジスタ回路に関し、特
に並列データを直列データに変換して出力する並列入力
・直列出力型のシフトレジスタ回路に関するものであ
る。

【０００２】

【従来の技術】以下、従来のシフトレジスタ回路例を図
について説明する。図６は従来のシフトレジスタ回路の
一例を示す回路図である。また、本従来例のシフトレジ
スタ回路は並列データを入力し、直列変換して直列デー
タ出力するものである。図６において、１〜１４は２入
力ＮＯＲゲートを示す。また４１，４２はそれぞれ上記
２入力ＮＯＲゲート１，３，５、及び２，４，６で構成
されるセレクタ回路であり、４３は上記２入力ＮＯＲゲ
ート７〜１４で構成されるＤフリップフロップ回路であ
る。

【０００３】また、Ａ，／Ａ、Ｂ，／Ｂはそれぞれ入力
データ、Ｃ，／Ｃは出力データ、Ｓ，／Ｓはセレクト信
号、ＣＫ，／ＣＫはクロック信号である。ここでＡと／
Ａ，Ｂと／Ｂ，Ｃと／Ｃ，Ｓと／Ｓ，及びＣＫと／ＣＫ
はそれぞれ逆相であることを示す。以上のように、従来
のシフトレジスタ回路はＮＯＲ系（インバータや２入力
ＮＯＲゲートなど）で構成すると、１４個の２入力ＮＯ
Ｒゲートで構成されている。

【０００４】またＤＣＦＬ（Direct Coupled FET Logi
c）回路方式で構成した場合、２入力ＮＯＲゲートは図
８に示すように３個のＭＥＳＦＥＴ(Metal Semiconduct
or FET) で構成されていた。

【０００５】以下、従来のシフトレジスタ回路の動作に
ついて説明する。セレクト信号Ｓの論理値が”１”（反
転セレクト信号／Ｓの論理値が”０”）の時には従来例
のシフトレジスタ回路は次のように動作する。まず、セ
レクト信号Ｓの論理値が”１”であるため、ノードＮ１
３の論理値は必ず”０”となる。また反転セレクト信号
／Ｓの論理値が”０”なので、ノードＮ１１の論理値は
入力データＡが反転して反転入力データ／Ａになる。そ
してノードＮ２１の論理値は反転入力データ／Ａが反転
して入力データＡになる。以上のようにして、セレクタ
回路４１，４２によって入力データＡ，／Ａが選択され
て後段のＤフリップフロップ回路４３に向けて出力され
る。この間に入力データは２個の２入力ＮＯＲゲートを
通過する。

【０００６】次にＤフリップフロップ回路４３を駆動す
るクロック信号ＣＫの論理値が”０”の時にはノードＮ
３１の論理値はノードＮ２１から入力する入力データＡ
が反転して反転入力データ／Ａとなる。そしてさらにノ
ードＮ３１の反転入力データ／Ａは２入力ＮＯＲゲート
９，１０を通過してノードＮ４２で安定し、二回反転す
るために論理値は反転入力データ／Ａとなる。この間に
データは３個の２入力ＮＯＲゲートを通過する。さらに
このとき反転クロック信号／ＣＫの論理値は”１”であ
るため、後段のＮＯＲ回路１１，１２の出力（ノードＮ
５１，Ｎ５２）は共に”０”となり、フリップフロップ
を構成しているＮＯＲ回路１３，１４の出力は共に現在
の出力を保持することとなり、従って出力データＣ，／
Ｃはそれまでの出力を保持することとなる。

【０００７】次に反転クロック信号／ＣＫの論理値が”
０”になると、ノードＮ４２の反転入力データ／Ａは２
入力ＮＯＲゲート１２で反転しノードＮ５２の論理値は
入力データＡとなる。そしてノードＮ５２の入力データ
Ａは後段の２入力ＮＯＲゲート１４，１３を通過して安
定し、二回反転するため出力データＣの論理値は入力デ
ータＡとなって出力される。この間にデータは３個の２
入力ＮＯＲを通過する。

【０００８】反転入力データ／Ａが入力してから反転出
力データ／Ｃが出力されるまでの過程も同様である。以
上のように、入力データＡ，／Ａがシフトレジスタに入
力してから出力データＣ，／Ｃを出力するまでに８個の
２入力ＮＯＲゲートを通過する必要があった。

【０００９】同様に、セレクト信号Ｓの論理値が”０”
（反転セレクト信号／Ｓの論理値が”１”）の時には、
出力データＣの論理値が入力データＢ、出力データ／Ｃ
の論理値が入力データ／Ｂとなって出力され、入力デー
タＢ，／Ｂがシフトレジスタに入力してから出力データ
Ｃ，／Ｃを出力するまでには８個の２入力ＮＯＲゲート
を通過する必要があった。

【００１０】つまり、従来例のシフトレジスタ回路は入
力データＡ，／Ａ、Ｂ，／Ｂが入力してから出力データ
Ｃ，／Ｃを出力するまでに８個の２入力ＮＯＲゲートを
通過する必要があった。

【００１１】このようにして、従来例のシフトレジスタ
回路は入力データＡ，／Ａ、Ｂ，／Ｂのいずれか一方を
セレクト信号Ｓ，／Ｓによって選択し、該選択された入
力データをクロック信号ＣＫ，／ＣＫによって同期して
出力データＣ，／Ｃを出力する構成となっている。

【００１２】図５は一般に用いられる４ビットシフトレ
ジスタ回路を示し、図６で示したようなシフトレジスタ
回路を直列に接続して構成されている。このようなシフ
トレジスタ回路において、該回路を正常に動作させるの
に最低必要なクロック周期について図７を参照しつつ説
明する。

【００１３】上記図５において、１５，１６は２入力Ｎ
ＯＲゲート、３１はＤフリップフロップ回路、３２〜３
４はシフトレジスタ回路、Ｄ１，／Ｄ１、Ｄ２，／Ｄ
２、Ｄ３，／Ｄ３、Ｄ４，／Ｄ４は入力並列データ、Ｄ
０，／Ｄ０は出力直列データである。ここで入力並列デ
ータＤ１と／Ｄ１，Ｄ２と／Ｄ２，Ｄ３と／Ｄ３，Ｄ４
と／Ｄ４，及び出力直列データＤ０と／Ｄ０はそれぞれ
逆相である。

【００１４】たとえば、入力並列データＤ３（／Ｄ３）
はシフトレジスタ回路３３に入力し、クロック信号ＣＫ
（反転クロック信号／ＣＫ）によって同期されて後段の
シフトレジスタ回路３４へ出力される。このとき、クロ
ックＣＫの立ち下がりでフリップフロップ４３に取り込
まれたデータＤ３はノードＮ２１において２入力ＮＯＲ
回路２個分遅延している。そしてノードＮ２１のデータ
Ｄは、クロック信号／ＣＫの立ち下がり（クロック信号
ＣＫの立ち上がり）で同期，ラッチされてノードＮ４１
に現れ、このとき２入力ＮＯＲ回路３個分遅延する。さ
らにノードＮ４１のデータは反転クロック信号／ＣＫの
立ち下がり（クロック信号ＣＫの立ち上がり）によって
同期，ラッチされた後、出力データＤ０として出力され
るときにはさらに２入力ＮＯＲ回路３個分遅延する。以
上のようにして、このシフトレジスタ回路３４へ入力し
た上記データＤ３（／Ｄ３）は合計２入力ＮＯＲ回路８
個分遅延されて出力直列データＤ０，／Ｄ０として出力
される。

【００１５】以上のように、入力並列データは各シフト
レジスト回路内でクロック信号ＣＫ（反転クロック信号
／ＣＫ）によって同期されるため、シフトレジスタ回路
内のデータの遅延時間（ｔ1 ＋ｔ2 ）はクロックの一周
期（Ｔ）の時間以内（ｔ1 ＋ｔ2 ＜Ｔ）でなければなら
ない。換言すれば、上述したようにシフトレジスタ回路
内でのデータの遅延時間は従来のシフトレジスタ回路の
場合、２入力ＮＯＲゲート８段分の遅延時間であったた
めに、正常にシフトレジスタ回路を動作させるためには
クロック周期の時間を２入力ＮＯＲゲート８段分の遅延
時間以上にしなければならなかった。

【００１６】

【発明が解決しようとする課題】従来のシフトレジスタ
回路は以上のように構成されているので、複数ビットシ
フトレジスタ回路等を構成する際にシフトレジスタ回路
を直列に接続したときのクロック１周期の時間を、２入
力ＮＯＲゲート８段数分の遅延時間以上にしなければ正
常に動作させることができず、このためシフトレジスタ
回路動作の高速化が難しいという問題点があった。

【００１７】この発明は上記のような問題点を解消する
ためになされたもので、４ビットシフトレジスタ回路な
どシフトレジスタ回路を複数個直列に接続したとき、そ
のクロック１周期の時間を２入力ＮＯＲゲート８段分の
遅延時間以下としても正常に動作できるシフトレジスタ
回路を得ることを目的とする。

【００１８】

【課題を解決するための手段】この発明に係るシフトレ
ジスタ回路は、入力データが出力データとなって出力さ
れるまでに通過するゲート回路を、２入力ＮＯＲ回路６
段と３入力ＮＯＲ回路１段とから構成したものである。

【００１９】また、この発明に係るシフトレジスタ回路
は、入力データが出力データとなって出力されるまでに
通過するゲート回路を、２入力ＮＯＲ回路４段と３入力
ＮＯＲ回路３段とから構成したものである。

【００２０】

【作用】この発明においては、入力データが出力データ
となって出力されるまでに通過するゲート回路を、２入
力ＮＯＲ回路６段と３入力ＮＯＲ回路１段とから構成し
たから、シフトレジスタ内のデータの遅延時間が２入力
ＮＯＲゲート６段分と３入力ＮＯＲゲート１段分の和と
なり、データの通過するゲート段数が低減され、４ビッ
トシフトレジスタ回路などシフトレジスタ回路を直列に
接続したとき、より高速なクロック信号でも正常に動作
することができる。

【００２１】また、入力データが出力データとなって出
力されるまでに通過するゲート回路を、２入力ＮＯＲ回
路４段と３入力ＮＯＲ回路２段とから構成したから、シ
フトレジスタ内のデータの遅延時間が２入力ＮＯＲゲー
ト４段分と３入力ＮＯＲゲート２段分の和となり、デー
タの通過するゲート段数が低減され、４ビットシフトレ
ジスタ回路などシフトレジスタ回路を直列に接続したと
き、より高速なクロック信号でも正常に動作することが
できる。

【００２２】

【実施例】

実施例１．図１は本発明の第１の実施例によるシフトレ
ジスタ回路の構成図であり、本実施例のシフトレジスタ
回路は並列データを入力し、直列変換して直列データ出
力するものである。従来のシフトレジスタ回路では２入
力ＮＯＲ回路１，３の出力が２入力ＮＯＲ回路５を介し
て２入力ＮＯＲ回路７に供給され、２入力ＮＯＲ回路
２，４の出力が２入力ＮＯＲ回路６を介して２入力ＮＯ
Ｒ回路８に供給される構成となっていたのに対し、本実
施例では、２入力ＮＯＲ回路５，６を除去し、さらに２
入力ＮＯＲ回路７，８に代えて３入力ＮＯＲ回路２１，
２２を配置している。

【００２３】そして上記３入力ＮＯＲ回路２１には、２
入力ＮＯＲ回路２，４の出力が供給されるとともに、ク
ロック信号ＣＫが供給され、この３入力ＮＯＲ回路２１
の出力は後段の２入力ＮＯＲ回路９に供給される。同様
に３入力ＮＯＲ回路２２には２入力ＮＯＲ回路１，３の
出力が供給されるとともに、クロック信号ＣＫが供給さ
れ、その出力は後段の２入力ＮＯＲ回路１０に供給され
る。以上の各回路において、２入力ＮＯＲ回路２，４と
３入力ＮＯＲ回路２１がセレクト回路１００ａを構成
し、２入力ＮＯＲ回路１，３と３入力ＮＯＲ回路２２が
セレクト回路１００ｂを構成し、３入力ＮＯＲ回路２
１，２２と２入力ＮＯＲ回路９〜１４がＤフリップフロ
ップ２００を構成するものとなっている。

【００２４】また上記各２入力ＮＯＲ回路１〜４，９〜
１４及び３入力ＮＯＲ回路２１，２２はＤＣＦＬ回路方
式で構成されている。そして本実施例のシフトレジスタ
回路を構成するＮＯＲ回路の総数は、２入力ＮＯＲ回路
が１０個と、３入力ＮＯＲ回路が２個であるため計１２
個となり、従来、１４個のＮＯＲ回路を用いていたのに
比べ２個少ないものとなっている。

【００２５】また２入力ＮＯＲ回路をＤＣＦＬ回路方式
で製造した場合、それに使用されるＭＥＳＦＥＴの数は
３個であり、３入力ＮＯＲ回路では４個使用される。従
って本実施例のシフトレジスタ回路を構成するために必
要なＭＥＳＦＥＴの総数は、３×１０＋４×２＝３８個
である。これに対して従来の回路では３×１４＝４２個
必要であり、ＤＣＦＬ回路方式では、２入力ＮＯＲ回路
と３入力ＮＯＲ回路の消費電力は等しいことから、４２
−３８＝４個分の消費電力の低減を図ることができる。

【００２６】次に動作について説明する。例えばいまセ
レクト信号Ｓの論理値が”１”（反転セレクト信号／Ｓ
の論理値”０”）のときには、セレクト信号Ｓが供給さ
れているＮＯＲ回路３の出力ノードＮ１３は”０”とな
り、反転セレクト信号／Ｓが供給されているＮＯＲ回路
１の出力ノードＮ１１は、このＮＯＲ回路１に供給され
る入力データＡを反転させた／Ａとなる。

【００２７】同様にセレクト信号Ｓ（論理値”１”）が
供給されているＮＯＲ回路４の出力ノードＮ１４は”
０”となり、反転セレクト信号／Ｓ（論理値”０”）が
供給されているＮＯＲ回路２の出力Ｎ１２は、このＮＯ
Ｒ回路２に供給されている入力データ／Ａを反転させた
Ａとなる。以上の動作により、入力データＡ，／Ａが選
択される。

【００２８】そして後段に接続される３入力ＮＯＲ回路
２１はノードＮ１２，Ｎ１４の出力及びクロック信号Ｃ
Ｋを受けるが、このときクロック信号ＣＫの論理値が”
０”であるとその出力ノードＮ３１は／Ａとなり、また
クロック信号ＣＫの論理値が”１”のときは出力ノード
Ｎ３１は”０”となる。

【００２９】同様にＮＯＲ回路１の出力ノードＮ１１で
ある／Ａと、ＮＯＲ回路３の出力Ｎ１３である論理値”
０”が供給されるとともに、クロック信号ＣＫが供給さ
れている３入力ＮＯＲ回路２２の出力ノードＮ３２は、
クロック信号ＣＫの論理値が”０”であるとＡとなり、
またクロック信号ＣＫの論理値が”１”となると３入力
ＮＯＲ回路２２の出力ノードＮ３２は”０”となる。

【００３０】そしてＮＯＲ回路２１の出力ノードＮ３１
である／Ａは、フリップフロップ回路を構成しているＮ
ＯＲ回路９，１０を通過してＮＯＲ回路１０の出力ノー
ドＮ４２で安定するが、２回反転するのでノードＮ４２
の出力は／Ａとなる。またＮＯＲ回路２２の出力ノード
Ｎ３２であるＡは、同じくＮＯＲ回路９，１０を通過し
ＮＯＲ回路９の出力ノードＮ４１で安定し、２回反転す
るのでノードＮ４２はＡとなる。

【００３１】このとき反転クロック信号／ＣＫの論理値
は”１”であるので、ＮＯＲ回路１１，１２の出力ノー
ドＮ５１，Ｎ５２は共に”０”となり、ＮＯＲ回路１
３，１４の出力（シフトレジスタ回路の出力Ｃ，／Ｃ）
は共に現在の出力を保持する。

【００３２】次にクロック信号ＣＫの論理値が”１”
（反転クロック信号／ＣＫの論理値が”０”）になる
と、ＮＯＲ回路２１，２２の出力ノードＮ３１，３２は
共に”０”となり、ＮＯＲ回路９，１０の出力ノードＮ
４１，Ｎ４２は現在の状態（ノードＮ４１がＡ、ノード
Ｎ４２が／Ａ）を保持する。

【００３３】このとき反転クロック信号／ＣＫが”０”
であるので、ＮＯＲ回路９の出力ノードＮ４１であるＡ
と、反転クロック信号／ＣＫが供給されているＮＯＲ回
路１１の出力ノードＮ５１は／Ａとなり、ＮＯＲ回路１
０の出力ノードＮ４２である／Ａと、反転クロック信号
／ＣＫが供給されているＮＯＲ回路１２の出力ノードＮ
５２はＡとなる。

【００３４】そしてＮＯＲ回路１２の出力ノードＮ５２
であるＡは、フリップフロップ回路を構成しているＮＯ
Ｒ回路１４，１３を通過して安定し、２回反転するの
で、ＮＯＲ回路１３の出力ＣはＡとなり、ＮＯＲ回路１
１の出力ノードＮ５１である／Ａは、ＮＯＲ回路１３，
１４を通過して安定し、２回反転するのでＮＯＲ回路１
４の出力／Ｃは／Ａとなる。このように入力データＡ，
／Ａが入力されてから出力データＣ，／Ｃとして出力さ
れるまでに、合計６個の２入力ＮＯＲ回路と１個の３入
力ＮＯＲ回路を通過する。

【００３５】同様に、セレクト信号Ｓの論理値が”
０”、反転セレクト信号／Ｓの論理値が”１”のときに
は、ＮＯＲ回路２の出力ノードＮ１２が論理値”０”、
ＮＯＲ回路３の出力ノードＮ１３が論理値”０”とな
り、ＮＯＲ回路３の出力ノードＮ１３は、入力データＢ
を反転させた反転入力データ／Ｂとなり、ＮＯＲ回路４
の出力ノードＮ１４は、反転入力データ／Ｂを反転させ
たＢとなる。

【００３６】以下、セレクト信号Ｓの論理値が”０”
（反転セレクト信号の論理値”１”）に変化した場合に
は、ＮＯＲ回路１，２の出力に入力データＡ，入力反転
データ／Ａが入力された場合と同様に、クロック信号Ｃ
Ｋ，反転クロック信号／ＣＫに同期して入力データＢ，
入力反転データ／Ｂが出力される。

【００３７】このように本実施例によれば、入力データ
Ａ，Ｂ、又は入力反転データ／Ａ，／Ｂは、６個の２入
力ＮＯＲ回路と、１個の３入力ＮＯＲ回路を通過するだ
けで出力される。従ってこのシフトレジスタ回路を図５
のように４ビットのシフトレジスタの２段目〜４段目の
ものとして直列に接続した場合、図２の波形図に示され
るように、３入力ＮＯＲ回路２１，２２によってセレク
ト回路１００ａ，１００ｂの後段側論理回路とＤフリッ
プフロップ４３の前段側同期用論理回路とが実現されて
いるため、ノードＮ４１において入力データは２入力Ｎ
ＯＲ回路３個と３入力ＮＯＲ回路１個で合計４個分のゲ
ート回路による遅延を受けることとなり、従来の回路に
比べてＮＯＲ回路１個分の遅延時間を短縮することがで
きる。従って、本実施例ではクロック信号の周期（Ｔ）
を２入力ＮＯＲ回路６個分と、３入力ＮＯＲ回路１個分
との遅延時間の和（ｔ1a＋ｔ2 ）以上とすれば正常に動
作することとなる。

【００３８】また、各ＮＯＲ回路をＤＣＦＬによって構
成することにより、ＮＯＲ回路を構成するＦＥＴの個数
を減少させることができ、シフトレジスタ回路を小型化
することができる。

【００３９】なお、３入力ＮＯＲ回路を用いたことによ
る若干の遅延時間の増大があるが、一般に、３入力ＮＯ
Ｒ回路と２入力ＮＯＲ回路の遅延時間は余り異ならず、
例えば２入力ＮＯＲ回路１個当たりの遅延時間を５０ｐ
ｓ，３入力ＮＯＲ回路１個当たりの遅延時間を６０ｐｓ
とすると、図６の従来のシフトレジスタ回路で、図５に
示した４ビットのシフトレジスタを構成すると、その総
遅延時間は４００ｐｓとなるのに対し、この実施例のシ
フトレジスタ回路を用いると、３６０ｐｓとなる。

【００４０】従ってこの実施例のシフトレジスタ回路を
用いた場合のクロック信号の周期は３６０ｐｓ以上とす
ればよいのに対し、図６の従来のシフトレジスタ回路を
用いた場合には４００ｐｓ以上としなければならず、約
１割この実施例の方が高速化を図ることができる。

【００４１】実施例２．次に本発明の第２の実施例によ
るシフトレジスタ回路について説明する。図３におい
て、２３〜２６はインバータである。本実施例のシフト
レジスタ回路は１０個の２入力ＮＯＲゲートと２個の３
入力ＮＯＲゲートと４個のインバータで構成したもので
ある。すなわち図において、５，７はそれぞれ入力デー
タＡ，／Ａを一方の入力とする２入力ＮＯＲ回路であ
り、その出力はそれぞれノードＮ３１，３２を介して後
段の３入力ＮＯＲ回路２１，２２に入力される。また
６，８はそれぞれ入力データＢ，／Ｂを一方の入力とす
る２入力ＮＯＲ回路であり、その出力はそれぞれノード
Ｎ３３，３４を介して後段の３入力ＮＯＲ回路２１，２
２に入力される。また１，２はその一方の入力にクロッ
ク信号ＣＫが供給され、それぞれの他方の入力にセレク
ト信号／Ｓ，Ｓが供給される２入力ＮＯＲ回路である。
これらの２入力ＮＯＲ回路１，２の出力はそれぞれイン
バータ２３，２４を介して２入力ＮＯＲ回路５，７及び
２入力ＮＯＲ回路６，８に供給されている。さらに反転
クロック信号／ＣＫはインバータ２５，２６を介して２
入力ＮＯＲ回路１１，１２の一方の入力に供給されるよ
うに構成されている。

【００４２】以上の各回路において、２入力ＮＯＲ回路
１，５，７と３入力ＮＯＲ回路２１２２及びインバータ
２３がセレクト回路１０１ａを構成し、２入力ＮＯＲ回
路２，６，８と３入力ＮＯＲ回路２１，２２及びインバ
ータ２４がセレクト回路１０１ｂを構成し、さらに２入
力ＮＯＲ回路５〜８，１１〜１４と３入力ＮＯＲ回路２
１，２２がＤフリップフロップ２００を構成するものと
なっている。なお、上記構成においてインバータ２３〜
２６は他のゲート回路と同様にＤＣＦＬ（Direct Coupl
ed FET Logic）回路方式で構成することができる。

【００４３】以下、本実施例のシフトレジスタ回路の動
作について説明する。セレクト信号Ｓの論理値が”１”
（反転セレクト信号／Ｓの論理値が”０”）の時には本
実施例のシフトレジスタ回路は次のように動作する。ま
ず、セレクト信号Ｓの論理値が”１”であるため、ＮＯ
Ｒ回路２の出力ノードＮ１２の論理値は必ず”０”とな
り、インバータ２４を通過した後のノードＮ２２の論理
値は”１”となる。よって後段に接続されるＮＯＲ回路
６，８の出力ノードＮ３３，Ｎ３４の論理値はそれぞ
れ”０”となる。

【００４４】また反転セレクト信号／Ｓが”０”である
ためＮＯＲ回路１の出力ノードＮ１１の論理値は、クロ
ック信号ＣＫが反転した反転クロック信号／ＣＫとな
り、インバータ２３を通過した後の出力ノードＮ２１の
論理値はクロック信号ＣＫとなる。

【００４５】このときクロック信号ＣＫの論理値が”
０”の時にはＮＯＲ回路５の出力ノードＮ３１の論理値
は、入力データＡが反転して反転入力データ／Ａとな
る。そして出力ノードＮ３１の反転入力データ／Ａは後
段の３入力ＮＯＲゲート２１，２２を通過してノードＮ
４２で安定し、二回反転するために論理値は反転入力デ
ータ／Ａとなる。

【００４６】一方、反転クロック／ＣＫが入力されるイ
ンバータ２５の出力ノードＮ６１の論理値は、反転クロ
ック信号／ＣＫが反転してクロック信号ＣＫとなり、さ
らにインバータ２６を通過してノードＮ６２の論理値は
再度反転クロック信号ＣＫとなる。この２個のインバー
タ２５，２６によってノードＮ１２とノードＮ６２の位
相差は１８０°に近くなり、３入力ＮＯＲ回路２１，２
２に入力されるクロック信号ＣＫの、２入力ＮＯＲ回路
２，インバータ２４，２入力ＮＯＲ回路６又は２入力Ｎ
ＯＲ回路１，インバータ２３，２入力ＮＯＲ回路７によ
るクロック信号ＣＫの遅延に相当する遅延が行われクロ
ック信号の位相ズレが低減されて高速動作が可能とな
る。

【００４７】一方、ノードＮ６２の反転クロック信号／
ＣＫの論理値が”０”になると、ノードＮ４２の反転入
力データ／Ａは２入力ＮＯＲゲート１２で反転し、その
出力ノードＮ５２の論理値は入力データＡとなる。そし
てこのノードＮ５２の入力データＡは後段の２入力ＮＯ
Ｒゲート１４，１３を通過して安定し、二回反転するた
め出力データＣの論理値は入力データＡとなって出力さ
れる。

【００４８】以上、入力データＡがＮＯＲ回路５に入力
して出力データＣとして出力されるまでについて説明し
たが、反転入力データ／ＡがＮＯＲ回路７に入力してか
ら反転出力データ／Ｃに出力されるまでの過程も同様で
ある。したがって、入力データＡ，／Ａがシフトレジス
タに入力してから出力データＣ，／Ｃを出力するまでに
は４個の２入力ＮＯＲゲートと２個の３入力ＮＯＲゲー
トを通過することとなる。

【００４９】同様にセレクト信号Ｓの論理値が”０”
（反転セレクト信号／Ｓの論理値が”１”）の時には、
本実施例のシフトレジスタ回路は出力データＣの論理値
が入力データＢとなり、出力データ／Ｃの論理値が入力
データ／Ｂとなって出力され、入力データＢ，／Ｂがシ
フトレジスタに入力してから出力データＣ，／Ｃを出力
するまでにはやはり４個の２入力ＮＯＲゲートと２個の
３入力ＮＯＲゲートを通過することとなる。

【００５０】つまり、本実施例のシフトレジスタ回路は
入力データＡ，／Ａ又はＢ，／Ｂが入力してから出力デ
ータＣ，／Ｃを出力するまでに４個の２入力ＮＯＲゲー
トと２個の３入力ＮＯＲゲートを通過するだけである。

【００５１】本実施例のシフトレジスタ回路を図５で示
した４ビットのシフトレジスタ回路の２段目〜４段目の
ものとして直列に接続して用いた場合には、図４の波形
図に示すように、ノードＮ４１において入力データは２
入力ＮＯＲ回路１個と３入力ＮＯＲ回路２個で合計３個
分のゲート回路による遅延を受けることとなり、従来の
回路に比べてＮＯＲ回路２個分の遅延時間を短縮するこ
とができる。従って、本実施例ではクロック信号の周期
（Ｔ）を２入力ＮＯＲ回路４個分と、３入力ＮＯＲ回路
２個分との遅延時間の和（ｔ1b＋ｔ2 ）以上とすれば正
常に動作することができる。

【００５２】すなわちこの実施例の場合、２入力ＮＯＲ
ゲート１段当たりの遅延時間を５０ｐｓ、３入力ＮＯＲ
ゲート１段当たりの遅延時間を６０ｐｓとすると、シフ
トレジスタ内のデータの遅延時間は３２０ｐｓにまで抑
えることができ、そのため、図５に示す４ビットシフト
レジスタ回路を本実施例のシフトレジスタ回路で構成す
るとクロック周期を３２０ｐｓ以上にすればよく従来と
比べて約２割高速化が可能になる。

【００５３】

【発明の効果】以上のように、この発明に係るシフトレ
ジスタ回路は、２種類のデータ信号のうち選択したもの
をフリップフロップ回路にクロック信号と反転クロック
信号に同期して入力するに際し、従来のもののように２
入力ＮＯＲ回路を用いるのに代えて、３入力ＮＯＲ回路
を用い、従来複数個の２入力ＮＯＲ回路で行っていた処
理を行うようにしたので、入力データが通過するゲート
段数の個数が減少し、より高速なクロックでも正常なク
ロックでも動作可能となり、このようなシフトレジスタ
回路を用いた複数ビットのシフトレジスタの動作を高速
化することができる効果がある。

【００５４】また、３入力ＮＯＲ回路を用いているの
で、シフトレジスタ回路を構成するＮＯＲ回路の総数を
減少させることができ、消費電力の減少を図ることがで
きる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるシフトレジスタ回
路の構成図である。

【図２】上記シフトレジスタ回路の動作を説明するため
の波形図である。

【図３】本発明の第２の実施例によるシフトレジスタ回
路の構成図である。

【図４】上記シフトレジスタ回路の動作を説明するため
の波形図である。

【図５】一般的によく用いられる４ビットシフトレジス
タ回路図である。

【図６】従来例のシフトレジスタ回路の構成図である。

【図７】従来例のシフトレジスタ回路の動作を説明する
ための波形図である。

【図８】従来例のシフトレジスタ回路を構成する２入力
ＮＯＲ回路のトランジスタレベルの構成図である。

【符号の説明】

１〜１６ ２入力ＮＯＲゲート ２１，２２ ３入力ＮＯＲゲート ２３〜２６ インバータ ３１ Ｄフリップフロップ回路 ３２〜３４ シフトレジスタ回路 ４１，４２ セレクタ回路 ４３ Ｄフリップフロップ回路 １００ａ，１００ｂ セレクト回路 ２００ Ｄフリップフロップ １０１ａ，１０１ｂ セレクト回路 ２０１ Ｄフリップフロップ Ａ，／Ａ、Ｂ，／Ｂ 入力データ Ｃ，／Ｃ 出力データ Ｓ，／Ｓ セレクト信号 ＣＫ，／ＣＫ クロック信号 Ｄ１〜Ｄ４，／Ｄ１〜／Ｄ４ 並列入力データ Ｄ０，／Ｄ０ 直列出力データ Ｎ１１〜Ｎ６２ 入出力端子またはノード

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ２種類の入力信号のうちのいずれか一方
   の信号を選択し、該選択した入力信号を所定周期のクロ
   ック信号に同期して出力するシフトレジスタ回路におい
   て、 第１のデータ信号及びセレクト信号が入力される第１の
   ２入力ＮＯＲ回路と、 第１のデータ信号とは逆相の第１の反転データ信号及び
   上記セレクト信号が入力される第２の２入力ＮＯＲ回路
   と、 第１のデータ信号とは別の第２のデータ信号及び上記セ
   レクト信号とは逆相の反転セレクト信号が入力される第
   ３の２入力ＮＯＲ回路と、 上記第２のデータ信号と逆相の第２の反転データ信号及
   び上記反転セレクト信号が入力される第４の２入力ＮＯ
   Ｒ回路と、 上記第１及び第３の２入力ＮＯＲ回路の出力信号と上記
   クロック信号とが入力される第１の３入力ＮＯＲ回路
   と、 上記第２及び第４の２入力ＮＯＲ回路の出力信号と上記
   クロック信号とが入力される第２の３入力ＮＯＲ回路と
   を備えたことを特徴とするシフトレジスタ回路。
2. 【請求項２】 ２種類の入力信号のうちのいずれか一方
   の信号を選択し、該選択した入力信号を所定周期のクロ
   ック信号に同期して出力するシフトレジスタ回路におい
   て、 クロック信号と、セレクト信号と逆相の反転セレクト信
   号とが入力される第５の２入力ＮＯＲ回路と、 上記第５の２入力ＮＯＲ回路の出力信号を入力とする第
   １のインバータと、 上記クロック信号及びセレクト信号が入力される第６の
   ２入力ＮＯＲ回路と、 上記第６の２入力ＮＯＲ回路の出力信号を入力とする第
   ２のインバータと、 第１のデータ信号及び上記第１のインバータの出力信号
   を入力とする第７の２入力ＮＯＲ回路と、 上記第１のデータ信号と逆相の第１の反転データ信号及
   び上記第１のインバータの出力信号を入力とする第８の
   ２入力ＮＯＲ回路と、 上記第１のデータとは別の第２のデータ信号及び上記第
   ２のインバータの出力信号を入力とする第９の２入力Ｎ
   ＯＲ回路と、 上記第２のデータ信号と逆相の第２の反転データ信号及
   び上記第２のインバータの出力信号を入力とする第１０
   の２入力ＮＯＲ回路と、 上記第７及び第９の２入力ＮＯＲ回路の出力信号を入力
   とする第３の３入力ＮＯＲ回路と、 上記第８及び第１０の２入力ＮＯＲ回路の出力信号を入
   力とする第４の３入力ＮＯＲ回路とを備え、 かつ、上記第３の３入力ＮＯＲ回路及び第４の３入力Ｎ
   ＯＲ回路の出力がそれぞれ互いの入力となるように接続
   したことを特徴とするシフトレジスタ回路。
3. 【請求項３】 請求項１記載のシフトレジスタ回路にお
   いて、 上記第１及び第２の３入力ＮＯＲ回路は、上記シフトレ
   ジスタ回路を構成するマスタ・スレーブ方式のフリップ
   フロップのマスタ段のスイッチングゲートとなっている
   ことを特徴とするシフトレジスタ回路。
4. 【請求項４】 請求項２記載のシフトレジスタ回路にお
   いて、 上記第３及び第４の３入力ＮＯＲ回路は、上記シフトレ
   ジスタ回路を構成するマスタ・スレーブ方式のフリップ
   フロップのマスタ段のフリップフロップとなっているこ
   とを特徴とするシフトレジスタ回路。
5. 【請求項５】 請求項４記載のシフトレジスタ回路にお
   いて、 上記シフトレジスタ回路を構成するマスタ・スレーブ方
   式のフリップフロップのスレーブ段のスイッチングゲー
   トに、上記クロック信号と逆相の反転クロック信号を遅
   延させて供給する遅延手段を有し、 該遅延手段によって、上記クロック信号の上記第５の２
   入力ＮＯＲ回路及び第１のインバータ、または第６の２
   入力ＮＯＲ回路及び第２のインバータによる遅延時間に
   相当する時間、上記反転クロック信号が遅延されて供給
   されることを特徴とするシフトレジスタ回路。