JPS6162878A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6162878A JPS6162878A JP59185242A JP18524284A JPS6162878A JP S6162878 A JPS6162878 A JP S6162878A JP 59185242 A JP59185242 A JP 59185242A JP 18524284 A JP18524284 A JP 18524284A JP S6162878 A JPS6162878 A JP S6162878A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- diagnostic
- signal
- input
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、集積回路装置に係り、特に診断試験が容易に
行なうことのできるゲートアレイに好適な半導体集積回
路装置に関する。
行なうことのできるゲートアレイに好適な半導体集積回
路装置に関する。
半導体集積回路（以下、ＬＳＩと称する）においては、
量産性と信頼性を高めるためテストパターンによる故障
検出率を１００−近くにする必要がある。
量産性と信頼性を高めるためテストパターンによる故障
検出率を１００−近くにする必要がある。
論理回路を含む集積回路装置においては種々の素子が所
望の機能及び性能が得られるか否か、テストパターンの
入力信号を外部から加えて判定してオリ、これを一般に
診断と呼んでいる。ここで入力テストパターンは内部の
素子を漏れなく診断できるものが必要であり、総素子数
の中で診断可能な素子の比率を診断率と定義する。した
がって、この入力テストパターンを作る場合実用上十分
な診断率を、できるだけ少ないステップ数で達成するこ
とが必要である。しかし、通常の論理集積回路装置では
数千ステップを要するのが普通であり、さらに、最近の
高集積化の動きに伴い、１００チ近い診断率を得るのは
致方ステップにも及び、困難になっている。
望の機能及び性能が得られるか否か、テストパターンの
入力信号を外部から加えて判定してオリ、これを一般に
診断と呼んでいる。ここで入力テストパターンは内部の
素子を漏れなく診断できるものが必要であり、総素子数
の中で診断可能な素子の比率を診断率と定義する。した
がって、この入力テストパターンを作る場合実用上十分
な診断率を、できるだけ少ないステップ数で達成するこ
とが必要である。しかし、通常の論理集積回路装置では
数千ステップを要するのが普通であり、さらに、最近の
高集積化の動きに伴い、１００チ近い診断率を得るのは
致方ステップにも及び、困難になっている。
このように、数千ないし致方ゲート以上の高集積になる
とテストパターンだけで検出率を上げるのけ不可能に゛
近く、何らかの診断用回路を設ける必要があ十。腎かし
、診断用回路によ、り全体の回路規模が犬きくなシ、こ
れは実効の集積度を低下させる。特に、ゲートアレイで
は最初からチップ全体のゲート数が決っているので、こ
の点は顕著である（カスタムＬＳＩの場合は、トランジ
スタの大きさやセル配置の最適化である程度は逃げられ
る）。なお、ゲートアレイＬＳＩとは、ＬＳＩに製造す
るときに用いる十数枚のマスクのうち、配線に相当する
マスク数のみを開発品種に応じて作製して所望の電気回
路動作を有するＬＳＩとして製造したものである。あら
かじめ配線工程前までの工程を完了したウェハをストッ
クとして保持できるので、開発のターンアラウンド時間
とコストを大幅に短縮できる。
とテストパターンだけで検出率を上げるのけ不可能に゛
近く、何らかの診断用回路を設ける必要があ十。腎かし
、診断用回路によ、り全体の回路規模が犬きくなシ、こ
れは実効の集積度を低下させる。特に、ゲートアレイで
は最初からチップ全体のゲート数が決っているので、こ
の点は顕著である（カスタムＬＳＩの場合は、トランジ
スタの大きさやセル配置の最適化である程度は逃げられ
る）。なお、ゲートアレイＬＳＩとは、ＬＳＩに製造す
るときに用いる十数枚のマスクのうち、配線に相当する
マスク数のみを開発品種に応じて作製して所望の電気回
路動作を有するＬＳＩとして製造したものである。あら
かじめ配線工程前までの工程を完了したウェハをストッ
クとして保持できるので、開発のターンアラウンド時間
とコストを大幅に短縮できる。
従来は、この入力テストパターンを人手で作成していた
ため膨大な作業量になっていた。特に、ゲートアレイＬ
ＳＩのように設計作業の大半が自 。
ため膨大な作業量になっていた。特に、ゲートアレイＬ
ＳＩのように設計作業の大半が自 。
勧化され、設計期間が１ケ月前後に短縮されているもの
では、必然的に診断用の入力テストパターンを作成する
期間の比重が増大し、開発期間を短轡する上での最大の
障害になっている。
では、必然的に診断用の入力テストパターンを作成する
期間の比重が増大し、開発期間を短轡する上での最大の
障害になっている。
以上の問題点を解消するため、通常診断用の回路を論理
設計時に加えるのが行なわれているが、診断用冗長回路
の全体のゲート数に占める割合は大きいものがある。
設計時に加えるのが行なわれているが、診断用冗長回路
の全体のゲート数に占める割合は大きいものがある。
診断方式は内部のフリップフロップ（ＦＦ’）ｔマスタ
スレーフ型で構成し、各ＦＦ間をシフトレジスタ結線と
し、パッドから外部データをスキャンイン及びパッドに
内部ＦＦデータをスキャンアウトできるようにするもの
である。スキャンイン。
スレーフ型で構成し、各ＦＦ間をシフトレジスタ結線と
し、パッドから外部データをスキャンイン及びパッドに
内部ＦＦデータをスキャンアウトできるようにするもの
である。スキャンイン。
スキャンアウトさせるだめの回路構成としては、例えば
、特公昭５７−３１０７号に示されるように、内部回路
のうちの７リツプ７０ツブを直列に接続してシフトレジ
スタを構成させ、該シフトレジスタを通して集積回路に
入力信号を与えて動作させ、その結果を該シフトレジス
タにより外部へ取出すようにしたものである。また、診
断方式として半導体基板の周辺に試験専用のシフトレジ
スタを設け、該レジスタの各ビットへ半導体基板に搭載
されたマスタスライス方式のＬＳＩ回路の所望各部を配
線により接続し、該各部の出力状態を該レジスタへ並列
入力し、それをシフトロックによシ直列出力するように
したものが知られてｂる。
、特公昭５７−３１０７号に示されるように、内部回路
のうちの７リツプ７０ツブを直列に接続してシフトレジ
スタを構成させ、該シフトレジスタを通して集積回路に
入力信号を与えて動作させ、その結果を該シフトレジス
タにより外部へ取出すようにしたものである。また、診
断方式として半導体基板の周辺に試験専用のシフトレジ
スタを設け、該レジスタの各ビットへ半導体基板に搭載
されたマスタスライス方式のＬＳＩ回路の所望各部を配
線により接続し、該各部の出力状態を該レジスタへ並列
入力し、それをシフトロックによシ直列出力するように
したものが知られてｂる。
ところが、これらの従来技術に於いては、診断データの
スキャンイン、スキャンアウトにぼり大なステップ数を
要する。そのため、特願昭５８−１６０４５号に見られ
るように、専用の診断データバスを使って診断データの
スキャンイン、スキャンアウトを行なう分割診断方式が
考えられる（この場合、ゲートアレイの通常ピンと診断
ビンを共用するので、スキャンインアウトの並列入出力
ピン数を多くとれ、ステップ数が減゛少する）。
スキャンイン、スキャンアウトにぼり大なステップ数を
要する。そのため、特願昭５８−１６０４５号に見られ
るように、専用の診断データバスを使って診断データの
スキャンイン、スキャンアウトを行なう分割診断方式が
考えられる（この場合、ゲートアレイの通常ピンと診断
ビンを共用するので、スキャンインアウトの並列入出力
ピン数を多くとれ、ステップ数が減゛少する）。
分割診断というのは、全体の回路を゛、論理接続情報を
もとに順次回路（データの記憶機能があって現時点の入
力と記憶データによって論理出力が決まる回路）群とこ
れらに狭まれる組合わせ回路群（ここに組合せ回路とは
、入力が決まると出方が一義的に決まる論理回路をいう
）に分割し、組合わせ回路群単−の診断（原理的に１０
θ％近い診断率が可能）に置換えるものである。第１０
図に分割後の回路構成例を示されている（３分割の例）
。すなわち、組合わせ回路は順次回路群１゜２．３を境
として、組合わせ回路群４，５．６に分割される。第１
０図において、７はポンディングパッド、８−１．８−
２．８−３は順次回路の診断データ・ライト信号ライン
、９−１．９−２゜９−３は診断データ・リード信号ラ
イン、１６−１゜１６−２．１６−３はそれぞれ、順次
回路１，２゜３への通常データ入力を禁止するだめの入
力制御信号ライン、１０，１１．・・・１５．１８はポ
ンディングパッドと順次回路と組合わせ回路相互間の配
線（論理設計で決まる）、１７−１．１７−２゜１７−
３は診断データの転送を行なう診断用にのみ用いるデー
タバスラインである。
もとに順次回路（データの記憶機能があって現時点の入
力と記憶データによって論理出力が決まる回路）群とこ
れらに狭まれる組合わせ回路群（ここに組合せ回路とは
、入力が決まると出方が一義的に決まる論理回路をいう
）に分割し、組合わせ回路群単−の診断（原理的に１０
θ％近い診断率が可能）に置換えるものである。第１０
図に分割後の回路構成例を示されている（３分割の例）
。すなわち、組合わせ回路は順次回路群１゜２．３を境
として、組合わせ回路群４，５．６に分割される。第１
０図において、７はポンディングパッド、８−１．８−
２．８−３は順次回路の診断データ・ライト信号ライン
、９−１．９−２゜９−３は診断データ・リード信号ラ
イン、１６−１゜１６−２．１６−３はそれぞれ、順次
回路１，２゜３への通常データ入力を禁止するだめの入
力制御信号ライン、１０，１１．・・・１５．１８はポ
ンディングパッドと順次回路と組合わせ回路相互間の配
線（論理設計で決まる）、１７−１．１７−２゜１７−
３は診断データの転送を行なう診断用にのみ用いるデー
タバスラインである。
次に動作を説明する。まず、組合わせ回路５を診断する
場合を考える。診断モードではまずラインＩｆ）−１，
１６−２，１６−３の入力制御信号を′°０”レベル（
ＬＯＷ論理レベル）にしておき（ＨＩＧＨレベルのとき
は通常のロジックモードである）、ライン１０，１２．
１４上の信号の順次回路への増込みを禁止する。次にラ
イン８−２のライト信号を一定時間（あるパルス間隔）
４１１ ＩＩレベルにするとともに、診断用として設
けられているバスライン１７−２上に診断データ（入力
テストパターン）を転送し、該診断データを順次回路群
２にライトする。これで組合わせ回路５用の入力テスト
パターンのセットは完了したことになる。次に、ライン
１６−３の入力制御信号を一定時間”１′″レベルにし
て組合わせ回路５の出力、すなわちライン１４上の信号
を順次回路群３に入力（セット）する。順次回路群３に
セットされた診断データは、ライン９−３のリード信号
を一定時間“′１′″レベルにすることにより診断用デ
ータバスライン１７−３に出力される。これで１個の入
力テストパターンのスキャンイン、スキャンアウト動作
が終ったことになる。組合わせ回路５の診断率が１００
％か、あるいはその近くになるまで、入力テストパター
ンの数に応じて以上の動作が繰返され、組合わせ回路５
の診断が行なわれる。
場合を考える。診断モードではまずラインＩｆ）−１，
１６−２，１６−３の入力制御信号を′°０”レベル（
ＬＯＷ論理レベル）にしておき（ＨＩＧＨレベルのとき
は通常のロジックモードである）、ライン１０，１２．
１４上の信号の順次回路への増込みを禁止する。次にラ
イン８−２のライト信号を一定時間（あるパルス間隔）
４１１ ＩＩレベルにするとともに、診断用として設
けられているバスライン１７−２上に診断データ（入力
テストパターン）を転送し、該診断データを順次回路群
２にライトする。これで組合わせ回路５用の入力テスト
パターンのセットは完了したことになる。次に、ライン
１６−３の入力制御信号を一定時間”１′″レベルにし
て組合わせ回路５の出力、すなわちライン１４上の信号
を順次回路群３に入力（セット）する。順次回路群３に
セットされた診断データは、ライン９−３のリード信号
を一定時間“′１′″レベルにすることにより診断用デ
ータバスライン１７−３に出力される。これで１個の入
力テストパターンのスキャンイン、スキャンアウト動作
が終ったことになる。組合わせ回路５の診断率が１００
％か、あるいはその近くになるまで、入力テストパター
ンの数に応じて以上の動作が繰返され、組合わせ回路５
の診断が行なわれる。
次に、組合わせ回路群４．６の診断も同様にして行々う
。々お、本例では説明の便宜上各順次回路群は各１本の
ライト信号、リード信号、データバスラインしか持って
いないように示したが、実際には順次回路群中の個々の
順次回路のアドレス系は複数であシ、上記ラインは複数
から成る。
。々お、本例では説明の便宜上各順次回路群は各１本の
ライト信号、リード信号、データバスラインしか持って
いないように示したが、実際には順次回路群中の個々の
順次回路のアドレス系は複数であシ、上記ラインは複数
から成る。
このように、例えば、組合わせ回路群５を診断する場合
に、順次回路群２に入力テストパターンをセットして組
合わせ回路群５の出力を１−次回路群３を使って読み出
し、この組合わせ回路群５の診断が終ってから、次の組
合わせ回路群４を診断する。この組合わせ回路＃４を診
断するには、順次回路群１に入力テストパターンをセッ
トして組合わせ回路群４の出力を順次回路群２を使って
読み出して行なう。このように、従来の診断方法にあっ
ては、分割数だけ直列的に順次−１二記診断を行なわな
ければならないのでテストステップ数がぼり大になる。
に、順次回路群２に入力テストパターンをセットして組
合わせ回路群５の出力を１−次回路群３を使って読み出
し、この組合わせ回路群５の診断が終ってから、次の組
合わせ回路群４を診断する。この組合わせ回路＃４を診
断するには、順次回路群１に入力テストパターンをセッ
トして組合わせ回路群４の出力を順次回路群２を使って
読み出して行なう。このように、従来の診断方法にあっ
ては、分割数だけ直列的に順次−１二記診断を行なわな
ければならないのでテストステップ数がぼり大になる。
また、診断用制御ラインおよび制御信号数が多く、自動
配置、配線をＤ Ａ （１）ｅｓ ＩｇｎＡｕｔｏｍａ
ｔｉｏｎ）で行なうゲートアレイＬＳＩに適用するには
問題である。さらに１．第１１図に示すようなフィード
パ、ツクのパスがあるとレーシングを起すので、論理設
計では禁止される。このことは、ゲートアレイの論理設
計に大きな制約を課すことになり、欠点となる。第１１
図において、２０はエツジタイプのフリップ７０ツノ、
２１はＤタイプの７リツプ７０ツブ、２２．２３は２人
力ＮＯＲゲートである。フリップフロップ２０のＱ出力
はライン２４．２人力ＮＯＲ，ゲート２２を介して、フ
リップフロップ２０のＤ入力にフィードバックされてい
る。なお、診断用制御ラインは省略しである。この場合
、診断モードで診断データを７リツプフロツプ２０にセ
ットするとき、該フリップフロップＱの出力がＤ入力に
入っているのでレーシングを起す。また、入力側から出
力側へ信号が進むという一方向性の前提が覆され、分割
診断を行なうことができない。
配置、配線をＤ Ａ （１）ｅｓ ＩｇｎＡｕｔｏｍａ
ｔｉｏｎ）で行なうゲートアレイＬＳＩに適用するには
問題である。さらに１．第１１図に示すようなフィード
パ、ツクのパスがあるとレーシングを起すので、論理設
計では禁止される。このことは、ゲートアレイの論理設
計に大きな制約を課すことになり、欠点となる。第１１
図において、２０はエツジタイプのフリップ７０ツノ、
２１はＤタイプの７リツプ７０ツブ、２２．２３は２人
力ＮＯＲゲートである。フリップフロップ２０のＱ出力
はライン２４．２人力ＮＯＲ，ゲート２２を介して、フ
リップフロップ２０のＤ入力にフィードバックされてい
る。なお、診断用制御ラインは省略しである。この場合
、診断モードで診断データを７リツプフロツプ２０にセ
ットするとき、該フリップフロップＱの出力がＤ入力に
入っているのでレーシングを起す。また、入力側から出
力側へ信号が進むという一方向性の前提が覆され、分割
診断を行なうことができない。
本発明の目的は、少ないステップ数で容易に高診断率を
得ることができる半導体集積回路装置を提供することに
ある。
得ることができる半導体集積回路装置を提供することに
ある。
本発明は、従来のノリツブフロップ（グー１アレイＴ、
Ｓ Ｉの場合はライブラリとして準備するノリツブフ
ロップの論理ブロックセル）に診断用ラッチ回路および
診断データのライト・リード用制御回路を付加え、その
診断用制御信号を各分割診断単位間で共通にすることに
より、少ないステップ数で容易に高診断率を得ることが
できるようにしようというものである。
Ｓ Ｉの場合はライブラリとして準備するノリツブフ
ロップの論理ブロックセル）に診断用ラッチ回路および
診断データのライト・リード用制御回路を付加え、その
診断用制御信号を各分割診断単位間で共通にすることに
より、少ないステップ数で容易に高診断率を得ることが
できるようにしようというものである。
本発明を第１図を用いてさらに詳細に説明する。
第１図において、第１０図図７Ｆ従来例と同一の符号・
の付されているものは同一の部品・同一の機能を有する
ものである。本発明が、第１０図図示従来例と菫なる点
は、リード・ライト信号を発生するためのアドレスデコ
ーダ３３が追加され、フリップフロップ群１，２．３が
診断機能付フリップフロラ；／’１’、２’、３’
（以上、マスタスレーブ型Ｆ”Ｆと称す）に置換えられ
ている。マスタスレーブ型ＦＦＩ’ 、２’ 、３’は
従来のフリップフロップを構成するＭＦ部と診断用ラッ
チ回路を構成′するＳＦ部から成る。さらに、前出の入
力制御信号ライン１６およびＳＦ部のラッチ信号ライフ
３（ｌ各７リツプフロツプ群１’ 、２／ 、３／で共
通であることが大きな特徴である。ライン１６の入力制
御信号は、２人力ＮＡＮＤゲート３１とインバータゲー
ト３２を使って、診断モード信号Ｍと診断用１相目クロ
ツクＣ＋からＡＮＤ論理でつくられる。診断モード信号
Ｍが′０”レベルのときは診断モードであシ、１”レベ
ルのときは通常の動作モードである。
の付されているものは同一の部品・同一の機能を有する
ものである。本発明が、第１０図図示従来例と菫なる点
は、リード・ライト信号を発生するためのアドレスデコ
ーダ３３が追加され、フリップフロップ群１，２．３が
診断機能付フリップフロラ；／’１’、２’、３’
（以上、マスタスレーブ型Ｆ”Ｆと称す）に置換えられ
ている。マスタスレーブ型ＦＦＩ’ 、２’ 、３’は
従来のフリップフロップを構成するＭＦ部と診断用ラッ
チ回路を構成′するＳＦ部から成る。さらに、前出の入
力制御信号ライン１６およびＳＦ部のラッチ信号ライフ
３（ｌ各７リツプフロツプ群１’ 、２／ 、３／で共
通であることが大きな特徴である。ライン１６の入力制
御信号は、２人力ＮＡＮＤゲート３１とインバータゲー
ト３２を使って、診断モード信号Ｍと診断用１相目クロ
ツクＣ＋からＡＮＤ論理でつくられる。診断モード信号
Ｍが′０”レベルのときは診断モードであシ、１”レベ
ルのときは通常の動作モードである。
マスタスレーブ型ＦＦＩ’ 、２’ 、３’はたとえば
第２図の回路で示され、ＭＦ部５４を構成する２人力Ｎ
ＯＲゲート（２人力ＮＡＮＤゲート）４２．４３．３人
力ＡＮＤゲート（３人力ＯＲゲート）４０，４１、信号
レベル反転用インバータ４４．４５、双方向性スイッチ
４６．４７、それにｓｐ部５５を構成する２人力ＮＯＲ
ゲート（２人力ＮＡＮＤゲー））５１，５２．２人力Ａ
ＮＤゲート（２人力ＯＲゲー））４９，５０、双方向性
スイッチ５３から成る。すなわち、ＭＦ部（フリップフ
ロップの論理的機能によって決まる）とＳＦ部の従属接
続回路である。ＳＦ部５５はラッチ機能を有する最小構
成でよく、セルサイズを小型にするためにはＣＭＯＳト
ランスミッションゲートを使ったフィードバック構成で
もよい。
第２図の回路で示され、ＭＦ部５４を構成する２人力Ｎ
ＯＲゲート（２人力ＮＡＮＤゲート）４２．４３．３人
力ＡＮＤゲート（３人力ＯＲゲート）４０，４１、信号
レベル反転用インバータ４４．４５、双方向性スイッチ
４６．４７、それにｓｐ部５５を構成する２人力ＮＯＲ
ゲート（２人力ＮＡＮＤゲー））５１，５２．２人力Ａ
ＮＤゲート（２人力ＯＲゲー））４９，５０、双方向性
スイッチ５３から成る。すなわち、ＭＦ部（フリップフ
ロップの論理的機能によって決まる）とＳＦ部の従属接
続回路である。ＳＦ部５５はラッチ機能を有する最小構
成でよく、セルサイズを小型にするためにはＣＭＯＳト
ランスミッションゲートを使ったフィードバック構成で
もよい。
動作について説明する。通常モードの時（Ｍ−“１＃レ
ベル）は、診断用クロックＣＩが゛１″レベルで、ライ
ン１６の入力制御信号（Ｍ−Ｃ＋）が＠１＃レベルとな
るので通常の主入力端子信号り、Ｔは３人力ＡＮＤゲー
）４０．４１を介してＭＦ部に入力される。一方、リー
ド・ライト信号８−１．９−１は″Ｏｎレベルのままで
スイッチ４７．５３はオフ、スイッチ４６はオンの状態
である。すなわち、診断用バスライン１７−１とは電気
的に切離されている。また、通常モードではＳＦ部５５
のラッチ信号Ｃ２は′１”レベルに固定するので、ＭＦ
部５４の出力可０．ＱＯは２人力ＡＮＤゲート４９．５
０を介してＳＦ部５５に入力され、出力Ｑ、Ｑとして出
力される。このように、通常モードではＱＯ，可ｎ信号
は８Ｐ部ラッチ回路５５を介して出力されるだけで何ら
ＳＦ部５４の動作と変わりない（８Ｆ部５５の遅延時間
だけＱ、Ｑ出力は遅れるが、通常ゲート１段分の遅れ程
度である）。診断モードの時（Ｍ−″１″ルベル）はラ
イン１６の入力制御信号はＣ１のレベルにかかわりなく
” ｏ ’レベルとなるので、３人力ＡＮＤゲート４
０．４１出力は“０＃レベルに固定され、通常のり、Ｔ
入力はＭＰ部５４には入力されなめ。書込み動作はこの
状態で、ライト信号８−１が一定゛時間“１″ルベルに
なシ、診断データがデータバスしイン１７−１上に転送
される。このとき、スイッチ４７はオン、４６はオフに
なるので、２人力ＮＯＲゲート４３の出力がパスライフ
１７−１上の診断データと競合することはなく、信号ラ
イン５６．５７を介して２人力ＮＯＲゲー）４２−．４
３から成るラッテ回路に診断データが書込まれる。ラッ
チ信号ＣＩ’を一定時間“１”レベルにすることによシ
、上記書込み診断データはＳＦ部５５のラッチ回路に転
送される。
ベル）は、診断用クロックＣＩが゛１″レベルで、ライ
ン１６の入力制御信号（Ｍ−Ｃ＋）が＠１＃レベルとな
るので通常の主入力端子信号り、Ｔは３人力ＡＮＤゲー
）４０．４１を介してＭＦ部に入力される。一方、リー
ド・ライト信号８−１．９−１は″Ｏｎレベルのままで
スイッチ４７．５３はオフ、スイッチ４６はオンの状態
である。すなわち、診断用バスライン１７−１とは電気
的に切離されている。また、通常モードではＳＦ部５５
のラッチ信号Ｃ２は′１”レベルに固定するので、ＭＦ
部５４の出力可０．ＱＯは２人力ＡＮＤゲート４９．５
０を介してＳＦ部５５に入力され、出力Ｑ、Ｑとして出
力される。このように、通常モードではＱＯ，可ｎ信号
は８Ｐ部ラッチ回路５５を介して出力されるだけで何ら
ＳＦ部５４の動作と変わりない（８Ｆ部５５の遅延時間
だけＱ、Ｑ出力は遅れるが、通常ゲート１段分の遅れ程
度である）。診断モードの時（Ｍ−″１″ルベル）はラ
イン１６の入力制御信号はＣ１のレベルにかかわりなく
” ｏ ’レベルとなるので、３人力ＡＮＤゲート４
０．４１出力は“０＃レベルに固定され、通常のり、Ｔ
入力はＭＰ部５４には入力されなめ。書込み動作はこの
状態で、ライト信号８−１が一定゛時間“１″ルベルに
なシ、診断データがデータバスしイン１７−１上に転送
される。このとき、スイッチ４７はオン、４６はオフに
なるので、２人力ＮＯＲゲート４３の出力がパスライフ
１７−１上の診断データと競合することはなく、信号ラ
イン５６．５７を介して２人力ＮＯＲゲー）４２−．４
３から成るラッテ回路に診断データが書込まれる。ラッ
チ信号ＣＩ’を一定時間“１”レベルにすることによシ
、上記書込み診断データはＳＦ部５５のラッチ回路に転
送される。
しかる後、絖出しはリード信号９−１を一定時間″′１
”レベルにしてスイッチ５・３をオン状態にし、出力Ｑ
をデータバスライン１７−１上に転送して行なう。
”レベルにしてスイッチ５・３をオン状態にし、出力Ｑ
をデータバスライン１７−１上に転送して行なう。
第１図に戻って本発明の特徴、要点を説明する。
診断の手順は第３図のタイムチャートに示されている。
（１）第３図０に示す如く信号Ｍ＝’０”レベル、ライ
ト信号を第３図■に示す如く一定時間“１”レベルにす
ることによシ、データバスライン上の診断データを書き
込む。ライト信号はアドレスデコーダ３３のアドレス入
力３７．３８の論理レベルの組合わせによって決まるフ
リップフロップ群を選択するように発生する。なお、診
断用クロックは第３図（４）、 ０３）に示される２相
クロツクＣｓ 、Ｃ３から成り、周期Ｔ監で繰返えされ
る。
ト信号を第３図■に示す如く一定時間“１”レベルにす
ることによシ、データバスライン上の診断データを書き
込む。ライト信号はアドレスデコーダ３３のアドレス入
力３７．３８の論理レベルの組合わせによって決まるフ
リップフロップ群を選択するように発生する。なお、診
断用クロックは第３図（４）、 ０３）に示される２相
クロツクＣｓ 、Ｃ３から成り、周期Ｔ監で繰返えされ
る。
また、すべての制御信号、データは上記クロックＣｉ、
Ｃｚに同期して発生する。第１図の例では診断データバ
スラインは２本から成り、フリップフロラ７’ｌ’ 、
２’はライン１７−１に、フリップ７０ツブ３′はライ
ン１７−２につながれていｌＩＡ兎 る。Ｉ〜たがって、ライト動作は２周期を要する。
Ｃｚに同期して発生する。第１図の例では診断データバ
スラインは２本から成り、フリップフロラ７’ｌ’ 、
２’はライン１７−１に、フリップ７０ツブ３′はライ
ン１７−２につながれていｌＩＡ兎 る。Ｉ〜たがって、ライト動作は２周期を要する。
なお、第１図では説明の便宜上フリップフロップ群１／
、２／ 、ａ／はおのおの１個の７リツプ７０ツブか
ら成るように（アドレス系はおのおの１個）説明してい
るが、実際には複数個のフリップフロップから成るので
、同一フリップフロップ群のアドレス数は複数個から成
ることになる。したがって、第３図において上記（１）
で述べたライト動作（リード動作も同じ）のステップ数
はもつとかかることになる。（１）の動作においは１周
期Ｔｌの前半で書込動作を行ない、後半Ｃ２が″′１＃
レベルになシ、ＭＦ部に書込まれた診断データがＳＦ部
へ転送される。（４第３図（０に示す如く区間■におい
てＭ−′１”レベルとして通常モードにして、ライン１
６の入力制御信号を１”レベルにし、組合わせ回路４．
５の出力をそれぞれフリップフロップ２’ 、ａ’
（ＭＦ部）に取込む。これで、組合わせ回路の入力テス
トパターンに対する応答出力が受信側フリップフロップ
にラッチされたことになる。（３）上記診断データを、
ライン３０の信号Ｃ２を一定時間″１″レベルにしてＳ
Ｆ部に転送する。これは同一チップ内の全フリップフロ
ッグ同時に（１ステツプで）行なわれる。
、２／ 、ａ／はおのおの１個の７リツプ７０ツブか
ら成るように（アドレス系はおのおの１個）説明してい
るが、実際には複数個のフリップフロップから成るので
、同一フリップフロップ群のアドレス数は複数個から成
ることになる。したがって、第３図において上記（１）
で述べたライト動作（リード動作も同じ）のステップ数
はもつとかかることになる。（１）の動作においは１周
期Ｔｌの前半で書込動作を行ない、後半Ｃ２が″′１＃
レベルになシ、ＭＦ部に書込まれた診断データがＳＦ部
へ転送される。（４第３図（０に示す如く区間■におい
てＭ−′１”レベルとして通常モードにして、ライン１
６の入力制御信号を１”レベルにし、組合わせ回路４．
５の出力をそれぞれフリップフロップ２’ 、ａ’
（ＭＦ部）に取込む。これで、組合わせ回路の入力テス
トパターンに対する応答出力が受信側フリップフロップ
にラッチされたことになる。（３）上記診断データを、
ライン３０の信号Ｃ２を一定時間″１″レベルにしてＳ
Ｆ部に転送する。これは同一チップ内の全フリップフロ
ッグ同時に（１ステツプで）行なわれる。
（４）該診断データ（ＳＦ部にラッチされている）をリ
ード信号９−１．９−２．９−３を順次または並列的に
′１”レベルにしてバスラインから診断出力データを読
出す。なお、リード・ライト用データは外部バッファを
介してパッドから入出力されるものとする。リード動作
も、ライト動作と同じようにデータバスラインの数に応
じた並列読出しができ、その分ステップ数を削減するこ
とができる。
ード信号９−１．９−２．９−３を順次または並列的に
′１”レベルにしてバスラインから診断出力データを読
出す。なお、リード・ライト用データは外部バッファを
介してパッドから入出力されるものとする。リード動作
も、ライト動作と同じようにデータバスラインの数に応
じた並列読出しができ、その分ステップ数を削減するこ
とができる。
マスタスレーブ構成とすることにより、組合わせ回路出
力を受信側フリップフロップにセットするとき、次段の
組合わせ回路の入力が動かないので、全分割診断嚇位中
の組合わせ回路の応答パターンを１ステツプで次段の７
リツグ７０ツブにセットできるとどうしに、該応答パタ
ーンデータの診断用読出しを容易にする。さらに、ゲー
トアレイＬＳＩのユーザの論理設計における制約（フィ
一ドパツク回路の禁止）を解消する。また、フリップフ
ロップのアドレスに関係した信号数、配線数が少なく、
ゲートアレイＯＤＡシステムに好適な特徴を持つ。
力を受信側フリップフロップにセットするとき、次段の
組合わせ回路の入力が動かないので、全分割診断嚇位中
の組合わせ回路の応答パターンを１ステツプで次段の７
リツグ７０ツブにセットできるとどうしに、該応答パタ
ーンデータの診断用読出しを容易にする。さらに、ゲー
トアレイＬＳＩのユーザの論理設計における制約（フィ
一ドパツク回路の禁止）を解消する。また、フリップフ
ロップのアドレスに関係した信号数、配線数が少なく、
ゲートアレイＯＤＡシステムに好適な特徴を持つ。
以下、本発明の実施例について説明する。
第５図には、本発明の一実施例が示されている。
第５図は０ＭＯ８）ランスミッションゲートを使用した
Ｄ型フリップフロップに適用したものである。なお、第
４図は従来の７リツプフロツプを示したものであり、Ｃ
ＭＯＳトランスミッションゲー）６０，６１、インバー
タ６２．・・・６５からなる。これについては周知であ
るので説明を略す。
Ｄ型フリップフロップに適用したものである。なお、第
４図は従来の７リツプフロツプを示したものであり、Ｃ
ＭＯＳトランスミッションゲー）６０，６１、インバー
タ６２．・・・６５からなる。これについては周知であ
るので説明を略す。
第７図において、第６図及び第１図、第２図と同じ符号
を付されているものは同一の部品・同一の機能を有する
ものである。
を付されているものは同一の部品・同一の機能を有する
ものである。
本実施例は、ＭＦ部５４を構成する０ＭＯ８）ランスミ
ッションゲート６０，６１、クロックドゲートインバー
タ７０、インバータ６３，７１゜７３、ＮＭＯＳトラン
スファゲート４７．２人力ＮＡＮＤゲート７２、ＳＦ部
を構成するＣＭＯＳトランスミッションゲート７４，７
５、インバータ７６．７７．７８、ＮＭＯ８トランスフ
ァゲート５３から成る。なお、第５図ではデータバスラ
イン１７−１用の診断データライト用３ステートバツフ
ア８０、診断データリード用３ステートバツフア８１そ
れに入カバソファ７９を示した。３ステートバッファ８
０，８１は、それぞれライト信号８−１．！Ｊ−ド信号
９−１と同位相、同振幅レベルの制御信号８２．８３（
フリップ７０ツブのアドレス信号はかんでいない）によ
ってオン。
ッションゲート６０，６１、クロックドゲートインバー
タ７０、インバータ６３，７１゜７３、ＮＭＯＳトラン
スファゲート４７．２人力ＮＡＮＤゲート７２、ＳＦ部
を構成するＣＭＯＳトランスミッションゲート７４，７
５、インバータ７６．７７．７８、ＮＭＯ８トランスフ
ァゲート５３から成る。なお、第５図ではデータバスラ
イン１７−１用の診断データライト用３ステートバツフ
ア８０、診断データリード用３ステートバツフア８１そ
れに入カバソファ７９を示した。３ステートバッファ８
０，８１は、それぞれライト信号８−１．！Ｊ−ド信号
９−１と同位相、同振幅レベルの制御信号８２．８３（
フリップ７０ツブのアドレス信号はかんでいない）によ
ってオン。
オフ制御される。
動作は第２図の説明内容とほぼ同じであるの−Ｃ１主に
大きな特徴点について述べる。診断モード信号Ｍ−″′
０″の時は、φ１−″０”レベル、φ１＝″１″となる
ので０ＭＯ８トランスミッションゲー）６０．６１はそ
れぞれオフ、オンとなシ、入力Ｄ１を禁止する。診断デ
ータの書込みは、ライト信号８−１が一定時間″１”レ
ベルとなり、ＮＭＱＳトｔンスファゲート４７をオン、
クロックドゲートインバータ７０をオフ状態（出力が）
・イインピーダンス状態）とすることにより行なわれる
。第２図の点線で示す４８がクロックドゲートインバー
タ７０に相当する。ここで、クロツクトケー）インバー
タ７０および３ステートバッファ８０．８１はそれぞれ
、第６図、第７図で示される。クロックドゲートインバ
ータ７０はＰＭＯＳトランジスタ９０，９１、ＮＭＯ８
）ランジスタ９２．９３の直列接続で形成され、ＰＭＯ
８９０とＮＭＯ８９３のゲートは共通に接続されていて
入力端子８４を形成する。ライト信号８−１が１”レベ
ルの時は（信号８６は信号８−１の反転信号）、ＰＭＯ
８９１，ＮＭＯ８９２がともにオフ状態となるので、入
力信号８４のレベルのいかんに依らず出力８５は・・イ
インピーダンス状態になる。逆に、信号８−１が１０”
レベルの時は、ＰＭＯ８９１，ＮＭＯ８９２がともにオ
ン状態になるので、出力８５は入力８４の反転信号とな
る。
大きな特徴点について述べる。診断モード信号Ｍ−″′
０″の時は、φ１−″０”レベル、φ１＝″１″となる
ので０ＭＯ８トランスミッションゲー）６０．６１はそ
れぞれオフ、オンとなシ、入力Ｄ１を禁止する。診断デ
ータの書込みは、ライト信号８−１が一定時間″１”レ
ベルとなり、ＮＭＱＳトｔンスファゲート４７をオン、
クロックドゲートインバータ７０をオフ状態（出力が）
・イインピーダンス状態）とすることにより行なわれる
。第２図の点線で示す４８がクロックドゲートインバー
タ７０に相当する。ここで、クロツクトケー）インバー
タ７０および３ステートバッファ８０．８１はそれぞれ
、第６図、第７図で示される。クロックドゲートインバ
ータ７０はＰＭＯＳトランジスタ９０，９１、ＮＭＯ８
）ランジスタ９２．９３の直列接続で形成され、ＰＭＯ
８９０とＮＭＯ８９３のゲートは共通に接続されていて
入力端子８４を形成する。ライト信号８−１が１”レベ
ルの時は（信号８６は信号８−１の反転信号）、ＰＭＯ
８９１，ＮＭＯ８９２がともにオフ状態となるので、入
力信号８４のレベルのいかんに依らず出力８５は・・イ
インピーダンス状態になる。逆に、信号８−１が１０”
レベルの時は、ＰＭＯ８９１，ＮＭＯ８９２がともにオ
ン状態になるので、出力８５は入力８４の反転信号とな
る。
次に、３ステ一トバツフアｇｏ、ｓｉはＰＭＯ８９４、
ＮＭＯ８９５，２人力ＮＡＮＤゲート９６゜２人力Ｎ０
ｒｔゲート９７それに反転用インバータ９８から成る。
ＮＭＯ８９５，２人力ＮＡＮＤゲート９６゜２人力Ｎ０
ｒｔゲート９７それに反転用インバータ９８から成る。
まず、制御信号８２が“０”レベルの時は、２人力ＮＡ
ＮＤ９６．２人力Ｎ０Ｒ９７の出力がそれぞれ１″′ｌ
“０”レベルニ固定されるので、ＰＭＯ８９４，ＮＭＯ
８９５はともにオフ状態となり、出力１７−１はノ・イ
インピーダンス状態となる。逆に、制御信号８２が′１
”レベルの時は２人力ＮＡＮＤ９４．２人力Ｎ０Ｒ９７
の出力はともに入力８８の信号レベルによって決まり、
非反転出力バッファを形成する。
ＮＤ９６．２人力Ｎ０Ｒ９７の出力がそれぞれ１″′ｌ
“０”レベルニ固定されるので、ＰＭＯ８９４，ＮＭＯ
８９５はともにオフ状態となり、出力１７−１はノ・イ
インピーダンス状態となる。逆に、制御信号８２が′１
”レベルの時は２人力ＮＡＮＤ９４．２人力Ｎ０Ｒ９７
の出力はともに入力８８の信号レベルによって決まり、
非反転出力バッファを形成する。
本実施例では、ＣＭＯＳトランスミッションゲート型の
Ｄタイプの７リツプフロツプであるので、セルサイズが
小型である効果を持つ。
Ｄタイプの７リツプフロツプであるので、セルサイズが
小型である効果を持つ。
第８図には本発明の他の実施例が示されている。
本実施例は、ゲートアレイに適用したもので、基本的に
は第１図をゲートアレイで具体化したものである。
は第１図をゲートアレイで具体化したものである。
ゲートアレイについて既に説明したが、ＬＳＩを製造す
るときに用いる１０数枚のマスクのうちで配線に相当す
るマスクのみを開発品種に応じて作成して、所望の電気
回路動作を有するＬＳＩを製造するものである。配線パ
ターンに依存しない下地パターンの工程を完了したウエ
ノ・をあらかじめストックとして保持し、配線パターン
はＤＡにより自動作成されるので、開発期間の短縮とコ
スト低減が企れる。
るときに用いる１０数枚のマスクのうちで配線に相当す
るマスクのみを開発品種に応じて作成して、所望の電気
回路動作を有するＬＳＩを製造するものである。配線パ
ターンに依存しない下地パターンの工程を完了したウエ
ノ・をあらかじめストックとして保持し、配線パターン
はＤＡにより自動作成されるので、開発期間の短縮とコ
スト低減が企れる。
第８図においては周知のゲートアレイと同様に、基本セ
ル１０３をＸ軸方向に配列した基本セル列１０４を配線
領域１０５を挾んで繰返し配置した構成をとる。そして
、入出力信号はボンデングパッド７から外部セル中の入
力バッファ１００や出力バッファ１０１彦どを介してフ
リップフロップやゲートを構成する論理セルへ転送、ま
たは該論理セルから送出される。８０は３ステート制御
付き人力バッファ、８１は３ステート制御付き出力バッ
ファを示し、通常外部セルで構成される。
ル１０３をＸ軸方向に配列した基本セル列１０４を配線
領域１０５を挾んで繰返し配置した構成をとる。そして
、入出力信号はボンデングパッド７から外部セル中の入
力バッファ１００や出力バッファ１０１彦どを介してフ
リップフロップやゲートを構成する論理セルへ転送、ま
たは該論理セルから送出される。８０は３ステート制御
付き人力バッファ、８１は３ステート制御付き出力バッ
ファを示し、通常外部セルで構成される。
８０．８１の回路及び動作については第７図で説明した
。本実施例では便宜上第１図の実施例と同じ構成を示す
。すなわち、アドレスデコーダ（及び診断タイミング発
生回路）３３を備え、診断用ラッチ付７リツブフロツプ
ＦＦＩ、ＦＦ２から成るＦＦ’群１′、前記フリップフ
ロップＦＦ’３゜ＦＦ４．ＦＩｉ’５から成るＦＦ群２
′、前記フリップフロップＦＦ６．ＦＦ７から成るＦＦ
群３′により、チップ内の組合わせ回路は４，５．６の
破線で示される回路群に分割されるとする。組合わせ回
路４は論理ゲートセルＣＣ１１ＣＣ２から、組合わせ回
路５は論理ゲートセルＣＣ３，ＣＣ４゜ＣＣ５から、組
合わせ回路６は論理ゲートセルＣＣ６，ＣＣ７から成る
ものとする。また、同−ＦＦ群内の診断用ラッチ付ＦＦ
は、診断データのライト信号、リード信号ラインが各々
共通に接続され、前記同一アドレスの診断用ラッチ付Ｆ
Ｆはお互いに診断バスが分離されているものとする（同
−ＦＦ群内の個々の診断用ラッチ付ＦＦの診断データの
ライト・リード動作は、診断バスを介して同時に行なう
。なお、同−ＦＦ群内の診断用ラッチ付ＦＩ−の診断バ
スを共通にして、リード・ライト信号のアドレス系を別
にしても診断動作に支障ないことは明らかである。これ
らの診断用うｏｓＸ インの結線はＤＡによる自動配線プログラムを使うので
、汎用性が高い。リード・ライト信号のアドレス系と診
断バス割付けは、テストのだめのクロックステップ数が
最小と々るよう計算機制御することが可能である。
。本実施例では便宜上第１図の実施例と同じ構成を示す
。すなわち、アドレスデコーダ（及び診断タイミング発
生回路）３３を備え、診断用ラッチ付７リツブフロツプ
ＦＦＩ、ＦＦ２から成るＦＦ’群１′、前記フリップフ
ロップＦＦ’３゜ＦＦ４．ＦＩｉ’５から成るＦＦ群２
′、前記フリップフロップＦＦ６．ＦＦ７から成るＦＦ
群３′により、チップ内の組合わせ回路は４，５．６の
破線で示される回路群に分割されるとする。組合わせ回
路４は論理ゲートセルＣＣ１１ＣＣ２から、組合わせ回
路５は論理ゲートセルＣＣ３，ＣＣ４゜ＣＣ５から、組
合わせ回路６は論理ゲートセルＣＣ６，ＣＣ７から成る
ものとする。また、同−ＦＦ群内の診断用ラッチ付ＦＦ
は、診断データのライト信号、リード信号ラインが各々
共通に接続され、前記同一アドレスの診断用ラッチ付Ｆ
Ｆはお互いに診断バスが分離されているものとする（同
−ＦＦ群内の個々の診断用ラッチ付ＦＦの診断データの
ライト・リード動作は、診断バスを介して同時に行なう
。なお、同−ＦＦ群内の診断用ラッチ付ＦＩ−の診断バ
スを共通にして、リード・ライト信号のアドレス系を別
にしても診断動作に支障ないことは明らかである。これ
らの診断用うｏｓＸ インの結線はＤＡによる自動配線プログラムを使うので
、汎用性が高い。リード・ライト信号のアドレス系と診
断バス割付けは、テストのだめのクロックステップ数が
最小と々るよう計算機制御することが可能である。
アドレスデコーダ及び制御回路３３は第９図の回路で実
現される。前出と同一物、同等物には同一符号を付ける
。アドレスデコーダ及び制御回路３３は、破線で示すよ
うに２人カー４出力アドレスデコーダ１１９、リード信
号発生回路１１４、ライト信号発生回路１１６、タイミ
ング発生回路１１３から成る。アドレスデコーダ１１９
はインバータ１１１．３人力ＮＯＲゲート１１０から成
り、周知のようにアドレス入力信号３７．３８の組合わ
せに応じて６０＃アドレス出力１２０、゛１″′アドレ
ス出力１２１、”２’アドレス出力１２２、′３”アド
レス出力１２３を出力する。
現される。前出と同一物、同等物には同一符号を付ける
。アドレスデコーダ及び制御回路３３は、破線で示すよ
うに２人カー４出力アドレスデコーダ１１９、リード信
号発生回路１１４、ライト信号発生回路１１６、タイミ
ング発生回路１１３から成る。アドレスデコーダ１１９
はインバータ１１１．３人力ＮＯＲゲート１１０から成
り、周知のようにアドレス入力信号３７．３８の組合わ
せに応じて６０＃アドレス出力１２０、゛１″′アドレ
ス出力１２１、”２’アドレス出力１２２、′３”アド
レス出力１２３を出力する。
ただし、アドレスイネーブル信号３６が＠１＃レベルの
ときは４個のＮＯＲゲート出力はすべて“０”レベルと
なり、前記信号３６が゛０″レベルのときのみ該アドレ
スデコーダ１１９はアクディプ状態となる。ライｉ・信
号発生回路１１５は４個の４人力ＮＯＲゲート１１６と
４個の、インバータから成り、リード信号発生回路１１
４は４ （＋、Ｗの３人力ＮＯＲゲート１２４と４個の
インバータから成る。そして、診断モード信号Ｍ、ライ
ト信号Ｗ９診断用クロックＣＩから、下記の論理式で表
わされるライｌ−伯号８−１−８−４． リート信号
９−１〜９−４を発生する。
ときは４個のＮＯＲゲート出力はすべて“０”レベルと
なり、前記信号３６が゛０″レベルのときのみ該アドレ
スデコーダ１１９はアクディプ状態となる。ライｉ・信
号発生回路１１５は４個の４人力ＮＯＲゲート１１６と
４個の、インバータから成り、リード信号発生回路１１
４は４ （＋、Ｗの３人力ＮＯＲゲート１２４と４個の
インバータから成る。そして、診断モード信号Ｍ、ライ
ト信号Ｗ９診断用クロックＣＩから、下記の論理式で表
わされるライｌ−伯号８−１−８−４． リート信号
９−１〜９−４を発生する。
（ライト信号） −Ｍ’Ｗ−Ｃｔ ・ｘ＋ ＡＩ）
Ｅ −（１）（リード信号）−Ｍ−Ｗ・Ｘｔ −ＡＤ
Ｅ ・・・（２）ただし、ＡＩ）Ｅはアドレスイ
ネーブル信号の論理値、ＸＩはｉアドレス出力の論理値
である。Ｍ：“０”レベルかつＡ Ｄ Ｅ−“１１”レ
ベルのトキ、ｖＶ−″０″レベルならリード信号が、Ｗ
＝’ｌ”レベルならライト信号が発生する。次に、タイ
ミング発先回路１１３は３個の２人力Ｎ Ａ Ｎ Ｉ）
ゲート１２５と５個のインバータ（ドライバー）から成
り、次の論理式で表わされるフィン１６上の人力制御信
号、ライン８２．８３の制御信号を発生する。
Ｅ −（１）（リード信号）−Ｍ−Ｗ・Ｘｔ −ＡＤ
Ｅ ・・・（２）ただし、ＡＩ）Ｅはアドレスイ
ネーブル信号の論理値、ＸＩはｉアドレス出力の論理値
である。Ｍ：“０”レベルかつＡ Ｄ Ｅ−“１１”レ
ベルのトキ、ｖＶ−″０″レベルならリード信号が、Ｗ
＝’ｌ”レベルならライト信号が発生する。次に、タイ
ミング発先回路１１３は３個の２人力Ｎ Ａ Ｎ Ｉ）
ゲート１２５と５個のインバータ（ドライバー）から成
り、次の論理式で表わされるフィン１６上の人力制御信
号、ライン８２．８３の制御信号を発生する。
（入力制御信号） −Ｍ−Ｃ＋
（８２０制御信号）＝Ｍ・Ｗ
（８３０制御信号）＝Ｍ−Ｗ
また、診断用クロックＣ２はインバータ兼ドライバー１
１７，１１８を介して出力される。
１７，１１８を介して出力される。
これらの信号の役割および診断手順は第１図で説明した
のとほぼ同じであるので省略する。
のとほぼ同じであるので省略する。
したがって、本実施例によれば、高診断率が少ないテス
トステップ数で容易に得られ、しかも論理設計に制約を
設けることなく、ゲートアレイに好適な半導体集積回路
装置を得ることができる。
トステップ数で容易に得られ、しかも論理設計に制約を
設けることなく、ゲートアレイに好適な半導体集積回路
装置を得ることができる。
さらに、診断用配線数が少なく、診断用回路も比較的小
型ですむ効果がある。
型ですむ効果がある。
以上説明したように、本発明によれば、少ないステップ
数で容易に高診断率を得ることができる。
数で容易に高診断率を得ることができる。
第１図は本発明の原理を示す回路構成図、第２図は第１
図を説明する回路図、第３図は本発明を説明するタイム
チャート、第４図は従来のフリップフロップ回路図、第
５図は本発明の一実施例を示す回路図、第６図および第
７図は第５図を補足説明する回路図、第８図は本発明の
他の実施例を示す回路図、第９図は第８図図ホ゛アドレ
スデコーダおよび制御回路の詳細回路図、第１０図は従
来の回路構成図、第１１図は第１０図を補足するための
図である。 １／ 、２／ 、ａ／・・・診断機能付ノリツブ７０ン
グ群、４，５．６・・・組合わせ回路群、３３・・・ア
ドレスデコーダ、１６・・・入力制御信号ライン、３０
・・・スレーブ部フリップフロップのラッチ（ｇ’−Ｑ
ライン、１７−１．１７−２・・・診断用データバスラ
イン、４２．４３，５１．５２・・・２人力Ｎ Ｏ１％
（ＮＡＮＩ） ）ゲー）、４０．４１・・・３人力Ａ
ＮＤゲート、４９゜５０・・・２人力ＡＮＤゲート、４
６，４７．５３・・・双方向性スイッチ。
図を説明する回路図、第３図は本発明を説明するタイム
チャート、第４図は従来のフリップフロップ回路図、第
５図は本発明の一実施例を示す回路図、第６図および第
７図は第５図を補足説明する回路図、第８図は本発明の
他の実施例を示す回路図、第９図は第８図図ホ゛アドレ
スデコーダおよび制御回路の詳細回路図、第１０図は従
来の回路構成図、第１１図は第１０図を補足するための
図である。 １／ 、２／ 、ａ／・・・診断機能付ノリツブ７０ン
グ群、４，５．６・・・組合わせ回路群、３３・・・ア
ドレスデコーダ、１６・・・入力制御信号ライン、３０
・・・スレーブ部フリップフロップのラッチ（ｇ’−Ｑ
ライン、１７−１．１７−２・・・診断用データバスラ
イン、４２．４３，５１．５２・・・２人力Ｎ Ｏ１％
（ＮＡＮＩ） ）ゲー）、４０．４１・・・３人力Ａ
ＮＤゲート、４９゜５０・・・２人力ＡＮＤゲート、４
６，４７．５３・・・双方向性スイッチ。
Claims (1)
- １、組合せ回路と順次回路からなる半導体集積回路装置
において、上記順次回路に、主入力端子信号の入力の可
不可を制御する入力制御信号端子と、診断用データ入出
力端子と、診断用データの転送を制御するリード・ライ
ト信号端子と、ラッチ機能とを設け、全体の回路を順次
回路群と該順次回路群に主入出力端子群が配線層で接続
された組合せ回路群の診断用分割単位に分割し、診断専
用のバスラインを介して前記順次回路群に診断データを
ライト・リードできるようにしたことを特徴とする半導
体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185242A JPH0772744B2 (ja) | 1984-09-04 | 1984-09-04 | 半導体集積回路装置 |
| KR1019850006156A KR900004888B1 (ko) | 1984-09-04 | 1985-08-26 | 집적회로장치 |
| US06/769,311 US4701922A (en) | 1984-09-04 | 1985-08-26 | Integrated circuit device |
| DE3587715T DE3587715T2 (de) | 1984-09-04 | 1985-08-27 | Integrierte Schaltung. |
| EP85110724A EP0173945B1 (en) | 1984-09-04 | 1985-08-27 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185242A JPH0772744B2 (ja) | 1984-09-04 | 1984-09-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6162878A true JPS6162878A (ja) | 1986-03-31 |
| JPH0772744B2 JPH0772744B2 (ja) | 1995-08-02 |
Family
ID=16167372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59185242A Expired - Lifetime JPH0772744B2 (ja) | 1984-09-04 | 1984-09-04 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4701922A (ja) |
| EP (1) | EP0173945B1 (ja) |
| JP (1) | JPH0772744B2 (ja) |
| KR (1) | KR900004888B1 (ja) |
| DE (1) | DE3587715T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05282890A (ja) * | 1992-02-04 | 1993-10-29 | Mitsubishi Electric Corp | シフトレジスタ回路 |
| US5394404A (en) * | 1992-05-19 | 1995-02-28 | Mitsubishi Denki Kabushiki Kaisha | Flip-flop circuit having diagnostic function |
| US5495486A (en) * | 1992-08-11 | 1996-02-27 | Crosscheck Technology, Inc. | Method and apparatus for testing integrated circuits |
| JP2005241651A (ja) * | 2004-02-26 | 2005-09-08 | Samsung Electronics Co Ltd | 内蔵型セルフテスト回路を有するｓｏｃ、及びそのセルフテスト方法 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8502476A (nl) * | 1985-09-11 | 1987-04-01 | Philips Nv | Werkwijze voor het testen van dragers met meerdere digitaal-werkende geintegreerde schakelingen, drager voorzien van zulke schakelingen, geintegreerde schakeling geschikt voor het aanbrengen op zo'n drager, en testinrichting voor het testen van zulke dragers. |
| US4931722A (en) * | 1985-11-07 | 1990-06-05 | Control Data Corporation | Flexible imbedded test system for VLSI circuits |
| JPS6329276A (ja) * | 1986-07-23 | 1988-02-06 | Hitachi Ltd | 論理ｌｓｉ |
| KR910002236B1 (ko) * | 1986-08-04 | 1991-04-08 | 미쓰비시 뎅기 가부시끼가이샤 | 반도체집적회로장치 |
| JPH0785099B2 (ja) * | 1986-08-04 | 1995-09-13 | 三菱電機株式会社 | 半導体集積回路装置 |
| KR900002770B1 (ko) * | 1986-08-04 | 1990-04-30 | 미쓰비시 뎅끼 가부시끼가이샤 | 반도체 집적회로장치 |
| US5365165A (en) * | 1986-09-19 | 1994-11-15 | Actel Corporation | Testability architecture and techniques for programmable interconnect architecture |
| US5451887A (en) * | 1986-09-19 | 1995-09-19 | Actel Corporation | Programmable logic module and architecture for field programmable gate array device |
| US5477165A (en) * | 1986-09-19 | 1995-12-19 | Actel Corporation | Programmable logic module and architecture for field programmable gate array device |
| US5367208A (en) | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
| KR900008022B1 (ko) * | 1986-10-16 | 1990-10-29 | 페어차일드 세미콘덕터 코퍼레이션 | 동기배열논리회로 및 시스템 |
| JPS63256877A (ja) * | 1987-04-14 | 1988-10-24 | Mitsubishi Electric Corp | テスト回路 |
| DE3719497A1 (de) * | 1987-06-11 | 1988-12-29 | Bosch Gmbh Robert | System zur pruefung von digitalen schaltungen |
| US4862399A (en) * | 1987-08-31 | 1989-08-29 | General Electric Company | Method for generating efficient testsets for a class of digital circuits |
| JPH01132980A (ja) * | 1987-11-17 | 1989-05-25 | Mitsubishi Electric Corp | テスト機能付電子回路装置 |
| JPH01132979A (ja) * | 1987-11-17 | 1989-05-25 | Mitsubishi Electric Corp | テスト機能付電子回路 |
| NL8800374A (nl) * | 1988-02-16 | 1989-09-18 | Philips Nv | Geintegreerde monolithische schakeling met een testbus. |
| JPH0769396B2 (ja) * | 1988-04-01 | 1995-07-31 | 日本電気株式会社 | 半導体集積回路装置 |
| US4973904A (en) * | 1988-12-12 | 1990-11-27 | Ncr Corporation | Test circuit and method |
| JP2612618B2 (ja) * | 1989-10-13 | 1997-05-21 | 富士通株式会社 | 半導体集積回路装置 |
| US5198705A (en) * | 1990-05-11 | 1993-03-30 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| USRE36292E (en) * | 1990-10-22 | 1999-09-07 | Stmicroelectronics, Inc. | Operational analysis device of the scan path type having a single scanning clock and a single output phase for an integrated circuit |
| IT1246301B (it) * | 1990-10-22 | 1994-11-17 | St Microelectronics Srl | Dispositivo di analisi operativa di tipo scan path a singolo clock di scansione e singola fase di uscita per circuito integrato. |
| US5528600A (en) * | 1991-01-28 | 1996-06-18 | Actel Corporation | Testability circuits for logic arrays |
| JP2817486B2 (ja) * | 1991-11-29 | 1998-10-30 | 日本電気株式会社 | 論理集積回路 |
| JP3377225B2 (ja) * | 1992-04-07 | 2003-02-17 | 富士写真フイルム株式会社 | チェック回路を含む集積回路 |
| US5744980A (en) * | 1996-02-16 | 1998-04-28 | Actel Corporation | Flexible, high-performance static RAM architecture for field-programmable gate arrays |
| US5936426A (en) * | 1997-02-03 | 1999-08-10 | Actel Corporation | Logic function module for field programmable array |
| US6519724B1 (en) * | 1999-03-22 | 2003-02-11 | Koninklijke Philips Electronics N.V. | Communication systems, circuits, circuit systems and methods of operating a circuit |
| US7634749B1 (en) * | 2005-04-01 | 2009-12-15 | Cadence Design Systems, Inc. | Skew insensitive clocking method and apparatus |
| CN106874177A (zh) * | 2015-12-14 | 2017-06-20 | 中国航空工业第六八研究所 | 一种基于场景的锁存器测试方法 |
| US10605855B2 (en) * | 2017-08-29 | 2020-03-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method, test line and system for detecting semiconductor wafer defects |
| US11567121B2 (en) * | 2020-03-31 | 2023-01-31 | Texas Instruments Incorporated | Integrated circuit with embedded testing circuitry |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674668A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Logical device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4034356A (en) * | 1975-12-03 | 1977-07-05 | Ibm Corporation | Reconfigurable logic array |
| US4051352A (en) * | 1976-06-30 | 1977-09-27 | International Business Machines Corporation | Level sensitive embedded array logic system |
| DE2842750A1 (de) * | 1978-09-30 | 1980-04-10 | Ibm Deutschland | Verfahren und anordnung zur pruefung von durch monolithisch integrierten halbleiterschaltungen dargestellten sequentiellen schaltungen |
| DE3029883A1 (de) * | 1980-08-07 | 1982-03-11 | Ibm Deutschland Gmbh, 7000 Stuttgart | Schieberegister fuer pruef- und test-zwecke |
| US4477902A (en) * | 1982-06-18 | 1984-10-16 | Ibm Corporation | Testing method for assuring AC performance of high performance random logic designs using low speed tester |
| US4493077A (en) * | 1982-09-09 | 1985-01-08 | At&T Laboratories | Scan testable integrated circuit |
| EP0104293B1 (fr) * | 1982-09-28 | 1986-12-30 | International Business Machines Corporation | Dispositif pour le chargement et la lecture de différentes chaînes de bascules dans un système de traitement de données |
| US4553236A (en) * | 1983-01-25 | 1985-11-12 | Storage Technology Partners | System for detecting and correcting errors in a CMOS computer system |
| US4588944A (en) * | 1983-06-13 | 1986-05-13 | Sperry Corporation | Fully scan-set testable embedded edge-triggered dual D and J-K flip-flops through testing as inverter strings |
-
1984
- 1984-09-04 JP JP59185242A patent/JPH0772744B2/ja not_active Expired - Lifetime
-
1985
- 1985-08-26 KR KR1019850006156A patent/KR900004888B1/ko not_active IP Right Cessation
- 1985-08-26 US US06/769,311 patent/US4701922A/en not_active Expired - Lifetime
- 1985-08-27 EP EP85110724A patent/EP0173945B1/en not_active Expired - Lifetime
- 1985-08-27 DE DE3587715T patent/DE3587715T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674668A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Logical device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05282890A (ja) * | 1992-02-04 | 1993-10-29 | Mitsubishi Electric Corp | シフトレジスタ回路 |
| US5394404A (en) * | 1992-05-19 | 1995-02-28 | Mitsubishi Denki Kabushiki Kaisha | Flip-flop circuit having diagnostic function |
| US5495486A (en) * | 1992-08-11 | 1996-02-27 | Crosscheck Technology, Inc. | Method and apparatus for testing integrated circuits |
| JP2005241651A (ja) * | 2004-02-26 | 2005-09-08 | Samsung Electronics Co Ltd | 内蔵型セルフテスト回路を有するｓｏｃ、及びそのセルフテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3587715D1 (de) | 1994-02-17 |
| EP0173945A2 (en) | 1986-03-12 |
| EP0173945B1 (en) | 1994-01-05 |
| US4701922A (en) | 1987-10-20 |
| KR900004888B1 (ko) | 1990-07-09 |
| JPH0772744B2 (ja) | 1995-08-02 |
| KR860002870A (ko) | 1986-04-30 |
| DE3587715T2 (de) | 1994-08-04 |
| EP0173945A3 (en) | 1988-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6162878A (ja) | 半導体集積回路装置 | |
| JPH0786525B2 (ja) | 診断回路 | |
| JPS62220879A (ja) | 半導体装置 | |
| JPS6329276A (ja) | 論理ｌｓｉ | |
| US5809039A (en) | Semiconductor integrated circuit device with diagnosis function | |
| JP2632731B2 (ja) | 集積回路装置 | |
| US5378934A (en) | Circuit having a master-and-slave and a by-pass | |
| JP4305871B2 (ja) | レジスタファイル及びその記憶素子 | |
| JP3913413B2 (ja) | 半導体装置 | |
| JPS60239836A (ja) | 論理回路の故障診断方式 | |
| JPS61181978A (ja) | 集積回路装置 | |
| JP2000304816A (ja) | 診断機能付き論理集積回路および論理集積回路の診断方法 | |
| JP4610919B2 (ja) | 半導体集積回路装置 | |
| JPH07119790B2 (ja) | 半導体集積装置 | |
| JPS61176136A (ja) | 半導体集積回路装置 | |
| JP3138045B2 (ja) | 半導体集積回路 | |
| JPS62174667A (ja) | フリツプフロツプ回路 | |
| JPH05215820A (ja) | スキャンパス回路 | |
| JPH0520911B2 (ja) | ||
| JP2957072B2 (ja) | 半導体装置 | |
| JPH0448493A (ja) | 半導体集積回路装置 | |
| JPS62174668A (ja) | フリツプフロツプ回路 | |
| JPH02298877A (ja) | 集積回路の自動テスト回路生成方法 | |
| JPH0389178A (ja) | 半導体集積回路 | |
| JP2000088924A (ja) | 診断機能付き論理集積回路およびその設計方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |