JPS62242409A - ＧａＡｓ集積回路 - Google Patents
ＧａＡｓ集積回路Info
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- JPS62242409A JPS62242409A JP61086412A JP8641286A JPS62242409A JP S62242409 A JPS62242409 A JP S62242409A JP 61086412 A JP61086412 A JP 61086412A JP 8641286 A JP8641286 A JP 8641286A JP S62242409 A JPS62242409 A JP S62242409A
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- circuits
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- Pending
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- 230000000295 complement effect Effects 0.000 claims description 2
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
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Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＧａ Ａｓ集積回路、特にクリップフロツブ回
路を含むＧａ Ａ！ｌ集積回路に関する。
路を含むＧａ Ａ！ｌ集積回路に関する。
従来の技術
ＧａＡｓＭＩＣ８ＦＩＣ？ （メタルセミコンダクター
型電界効果トランジスタ）を用いた集積回路は、ＧａＡ
ｓの高い易動度のために、シリコンを材料とした集積回
路では実現できない高速の信号処理が可能であるため各
方面で開発が進められている。ところがＧａ Ａｓ集積
回路を構成する基本単位はＭＸＳＦＩ！Ｔであるため、
バイポーラトランジスタやＭＯＳＦＥＴを基本単位とす
るシリコン集積回路とは異なったＧａＡｓ集積回路固有
の回路技術が必要となる。
型電界効果トランジスタ）を用いた集積回路は、ＧａＡ
ｓの高い易動度のために、シリコンを材料とした集積回
路では実現できない高速の信号処理が可能であるため各
方面で開発が進められている。ところがＧａ Ａｓ集積
回路を構成する基本単位はＭＸＳＦＩ！Ｔであるため、
バイポーラトランジスタやＭＯＳＦＥＴを基本単位とす
るシリコン集積回路とは異なったＧａＡｓ集積回路固有
の回路技術が必要となる。
ＦＩＣＴの閾値（Ｖｔ）のばらつきが、シリコンの１０
３７１１丁では無視できる程小さいのに対し、ＧＩＬＡ
！ＩＰＥＴでは論理振幅に対して無視し得ない大きさで
あるため、このことを考慮した回路設計が必要となる。
３７１１丁では無視できる程小さいのに対し、ＧＩＬＡ
！ＩＰＥＴでは論理振幅に対して無視し得ない大きさで
あるため、このことを考慮した回路設計が必要となる。
ＧａＡ！集積回路のうちソースカップルドＦＩＥＴロジ
ック（ＳＣＦＬ）と呼ばれる回路形式は、すべてのＦＩ
ＣＴをゲート・ドレイン間容量の小さい領域で動作させ
ることができるため高速性にすぐれている０また基本的
に電流駆動型の差動動作であるため各ＦＩＣＴの特性の
ばらつきに対する許容度が大きく高速、高歩留りが実現
可能なためＧａＡｓ集積回路の回路形式として有力であ
る０ 第２図はパラレルロード入力付の４ビット右シフトレジ
スタを示す論理回路図である。ロード制御信号りが％１
′のときにはパラレル人力Ｐｏ〜Ｐ３が４段のＤ型フリ
ップフロップ回路（ＤＦＦ ）ＦＦ１〜ＦＦ４への入力
となシ、ロード制御信号りが１０＃のときには前段のＤ
ＦＦの出力が次段の入力となり、１段目にはシリアル人
力りが入力される。すなわちロード制御信号乙によりパ
ラレルロードと右シフトの切り換えを行なうようなシフ
トレジスタである。この切り換えは第２図で示すように
各フリップフロップ回路の前に位置する３個のＮＯＲ回
路Ｎ１〜Ｎ３によ多構成されるのが普通である。各ＮＯ
Ｒ回路は５（ｊＦＩ、回路で構成すると第３図に示すよ
うな回路となる０このような２人力ＮＯＲ回路において
はＦ Ｋ Ｔ Ｔ、、Ｔ８の特性が均一であり、入カム
、Ｂの入力レベルが一致していることが必要である。し
かしＧ＆五３集積回路では素子間の特性のばらつきが大
きいためＦＩＴτ７〜丁９が同一の特性を示すとは限ら
ず、また人カム、Ｂのレベルも等しくない場合が生ずる
。このような場合ＮＯＲ回路の動作は不安定となる。具
体的にはＮＯＲ回路出力の立ち上がり、立ち下がりが大
きく変動し、ＮＯＲゲートの伝搬遅延時間にばらつきを
生じ高速動作を阻害し歩留りの低下を招く結果となる。
ック（ＳＣＦＬ）と呼ばれる回路形式は、すべてのＦＩ
ＣＴをゲート・ドレイン間容量の小さい領域で動作させ
ることができるため高速性にすぐれている０また基本的
に電流駆動型の差動動作であるため各ＦＩＣＴの特性の
ばらつきに対する許容度が大きく高速、高歩留りが実現
可能なためＧａＡｓ集積回路の回路形式として有力であ
る０ 第２図はパラレルロード入力付の４ビット右シフトレジ
スタを示す論理回路図である。ロード制御信号りが％１
′のときにはパラレル人力Ｐｏ〜Ｐ３が４段のＤ型フリ
ップフロップ回路（ＤＦＦ ）ＦＦ１〜ＦＦ４への入力
となシ、ロード制御信号りが１０＃のときには前段のＤ
ＦＦの出力が次段の入力となり、１段目にはシリアル人
力りが入力される。すなわちロード制御信号乙によりパ
ラレルロードと右シフトの切り換えを行なうようなシフ
トレジスタである。この切り換えは第２図で示すように
各フリップフロップ回路の前に位置する３個のＮＯＲ回
路Ｎ１〜Ｎ３によ多構成されるのが普通である。各ＮＯ
Ｒ回路は５（ｊＦＩ、回路で構成すると第３図に示すよ
うな回路となる０このような２人力ＮＯＲ回路において
はＦ Ｋ Ｔ Ｔ、、Ｔ８の特性が均一であり、入カム
、Ｂの入力レベルが一致していることが必要である。し
かしＧ＆五３集積回路では素子間の特性のばらつきが大
きいためＦＩＴτ７〜丁９が同一の特性を示すとは限ら
ず、また人カム、Ｂのレベルも等しくない場合が生ずる
。このような場合ＮＯＲ回路の動作は不安定となる。具
体的にはＮＯＲ回路出力の立ち上がり、立ち下がりが大
きく変動し、ＮＯＲゲートの伝搬遅延時間にばらつきを
生じ高速動作を阻害し歩留りの低下を招く結果となる。
また参照電圧Ｖｒｅｆをチップ内のすべてのＮ７５ｎ回
路に共通に供給しなければならないためチップ内のＦＩ
Ｔ特性に変動が生ずるとＶｒｅｆの最適値からずれる。
路に共通に供給しなければならないためチップ内のＦＩ
Ｔ特性に変動が生ずるとＶｒｅｆの最適値からずれる。
Ｎ Ｏ１回路が生じ動作速度１歩留りの低下につながる
。このような問題は特性の均一性にすぐれたシリコン集
積回路では問題とならないＧａ Ａｓ集積回路固有のも
のである。
。このような問題は特性の均一性にすぐれたシリコン集
積回路では問題とならないＧａ Ａｓ集積回路固有のも
のである。
発明ｒ゛解決ようとする問題点
以上述べたように従来の５ＣＦＬを用いたフリップフロ
ップを含むＧＩＬＡＳ集積回路では、ＦＩＴの閾値のば
らつき、動作レベルのばらつきがＮＯＲ回路の伝搬遅延
のばらつきとなり、シフトレジスタの動作速度を制限し
歩留りを低下させるという問題点があった。本発明はこ
のようなＧａ Ａｓ集積回路の問題点を解決しようとす
るものである。
ップを含むＧＩＬＡＳ集積回路では、ＦＩＴの閾値のば
らつき、動作レベルのばらつきがＮＯＲ回路の伝搬遅延
のばらつきとなり、シフトレジスタの動作速度を制限し
歩留りを低下させるという問題点があった。本発明はこ
のようなＧａ Ａｓ集積回路の問題点を解決しようとす
るものである。
問題点を解決するための手段
本発明は上記従来技術の問題点を解決するため、シフト
レジスタを構成するフリップフロップ回路の段間に存在
する論理ゲートをフリップフロップ回路入力段に組み込
み、両相駆動の差動スイッチング動作によりフリップフ
ロップ回路への入力データを選択するようにしたもので
ある。
レジスタを構成するフリップフロップ回路の段間に存在
する論理ゲートをフリップフロップ回路入力段に組み込
み、両相駆動の差動スイッチング動作によりフリップフ
ロップ回路への入力データを選択するようにしたもので
ある。
作用
本発明は上記の構成によシフリップフロップ回路へのデ
ータ入力の選択が差動スイッチング動作により行なわれ
るため素子特性のばらつきに強く、高速動作高歩留りが
実現可能である。
ータ入力の選択が差動スイッチング動作により行なわれ
るため素子特性のばらつきに強く、高速動作高歩留りが
実現可能である。
実施例
第１図は本発明の一実施例を示す回路図である。
図は５ＣＦＬ回路で構成したマスタースレーブ・Ｄ型フ
リップフロップ回路に本発明を適用した回路を示してい
る０ム、Ｂは入力信号で、例えば片方は前段のフリップ
フロップからの信号、他方はパラレル入力信号である。
リップフロップ回路に本発明を適用した回路を示してい
る０ム、Ｂは入力信号で、例えば片方は前段のフリップ
フロップからの信号、他方はパラレル入力信号である。
Ｃはクロック入力、Ｌはロードパルス信号、すなわちフ
リップフロップに取り込むデータがムかＢかを選択する
制御信号である。人、Ｂ、Ｃ，Ｌはそれぞれム、Ｂ、Ｏ
。
リップフロップに取り込むデータがムかＢかを選択する
制御信号である。人、Ｂ、Ｃ，Ｌはそれぞれム、Ｂ、Ｏ
。
Ｌの相補信号である。Ｌ、Ｅを入力とする差動スイッチ
Ｔ、 、 Ｔ２により、入力信号ム、Ｂのどちらを選択
するかが決定され、選択された信号がマスタ・スレイプ
フリップフロップ回路のデータ入力として働く。制御信
号５ｒ−に応じてＸ点には、信号ムまたはＢが表われ、
フリップフロップ動作をするので、第１図に示す回路は
論理ブロック図でいうと第２図の点線で囲んだ部分ＦＢ
に相当する。すなわち、３個のＮ２Ｈ回路と１個のマス
ク・スレイプ型フリップフロップ回路に相当する機能を
有している。すなわち６個のＦ ＩＣＴ Ｔ、〜Ｔ６が
、３個のＮ５ｍ回路Ｎ１〜Ｎ３を等制約に形成している
。本実施例の回路は、第２図に示すような通常のＮＯＲ
回路を３個使った場合に比べて、素子特性のばらつきに
対する余裕度が大きい。即ち、第３図のＮ２Ｈ回路で第
２図のレフトレジスタを構成した場合、１２個のＮＯＲ
回路が必要である。
Ｔ、 、 Ｔ２により、入力信号ム、Ｂのどちらを選択
するかが決定され、選択された信号がマスタ・スレイプ
フリップフロップ回路のデータ入力として働く。制御信
号５ｒ−に応じてＸ点には、信号ムまたはＢが表われ、
フリップフロップ動作をするので、第１図に示す回路は
論理ブロック図でいうと第２図の点線で囲んだ部分ＦＢ
に相当する。すなわち、３個のＮ２Ｈ回路と１個のマス
ク・スレイプ型フリップフロップ回路に相当する機能を
有している。すなわち６個のＦ ＩＣＴ Ｔ、〜Ｔ６が
、３個のＮ５ｍ回路Ｎ１〜Ｎ３を等制約に形成している
。本実施例の回路は、第２図に示すような通常のＮＯＲ
回路を３個使った場合に比べて、素子特性のばらつきに
対する余裕度が大きい。即ち、第３図のＮ２Ｈ回路で第
２図のレフトレジスタを構成した場合、１２個のＮＯＲ
回路が必要である。
第３図の参照電圧Ｖｒｅｆは１２個のＮＯＲ回路に共通
に供給されるが、それぞれのＮＯＲ回路内のＦＥＥＴの
特性は均一ではないため、Ｖｒｅｆに対する許容範囲は
極めて狭くなる。またこの許容範囲を大きくしようとす
れば論理振幅を大きくしなければならず高速動作を阻害
する要因となる。一方、第１図に示す本実施例の回路を
用いれば、参照電圧は一切用いないですむ。各信号は両
相のスイッチング動作をするからいわば各信号が自分自
身で参照電圧を決めていることになり、差動スイッチを
構成する一対のＦＩＥＴの特性がそろってさえいれば、
それ以上の面積での素子特性の均一性は必要がない。つ
まりＦＩＴ特性のばらつきに対する許容度が大きく、高
い歩留りが期待できる。また参照電圧を用いないため論
理振幅を半分以下に設計できるため高速性にすぐれてい
る。また第２図でフリップフロップ回路間の伝搬遅延時
間はＮδＲゲートを外付けにした場合は３４０ ｐ５６
１０であるが本実施例では１９０ｐ１９６０であること
が５ＰｉＣＩＣによる回路シミュレーシ目ンで確かめら
れており、外付けＮ６Ｒゲートをフリップフロップ入力
段に組み込んだことによる高速性という効果も生ずる。
に供給されるが、それぞれのＮＯＲ回路内のＦＥＥＴの
特性は均一ではないため、Ｖｒｅｆに対する許容範囲は
極めて狭くなる。またこの許容範囲を大きくしようとす
れば論理振幅を大きくしなければならず高速動作を阻害
する要因となる。一方、第１図に示す本実施例の回路を
用いれば、参照電圧は一切用いないですむ。各信号は両
相のスイッチング動作をするからいわば各信号が自分自
身で参照電圧を決めていることになり、差動スイッチを
構成する一対のＦＩＥＴの特性がそろってさえいれば、
それ以上の面積での素子特性の均一性は必要がない。つ
まりＦＩＴ特性のばらつきに対する許容度が大きく、高
い歩留りが期待できる。また参照電圧を用いないため論
理振幅を半分以下に設計できるため高速性にすぐれてい
る。また第２図でフリップフロップ回路間の伝搬遅延時
間はＮδＲゲートを外付けにした場合は３４０ ｐ５６
１０であるが本実施例では１９０ｐ１９６０であること
が５ＰｉＣＩＣによる回路シミュレーシ目ンで確かめら
れており、外付けＮ６Ｒゲートをフリップフロップ入力
段に組み込んだことによる高速性という効果も生ずる。
また第２図ＦＢ部の消費電力は３つのＮＯＲゲートを外
付けした場合に比べて６０％低減することができるとい
う効果もある。第４図は別のシフトレジスタ回路を示す
ブロック図である。Ｄｏは右シフト入力、ＤＳは左シフ
ト入力を示し、制御信号ＬＫよって左右のレフトを切り
換えることのできるシフトレジスタである。このような
シフトレジスタにも第１図に示す本発明の実施例を適用
することができることは言うまでもない。すなわち第２
図に示すシフトレジスタと同様点線で囲んだ７８部を第
１図で示す回路によシ構成すれば同様の効果が生ずる。
付けした場合に比べて６０％低減することができるとい
う効果もある。第４図は別のシフトレジスタ回路を示す
ブロック図である。Ｄｏは右シフト入力、ＤＳは左シフ
ト入力を示し、制御信号ＬＫよって左右のレフトを切り
換えることのできるシフトレジスタである。このような
シフトレジスタにも第１図に示す本発明の実施例を適用
することができることは言うまでもない。すなわち第２
図に示すシフトレジスタと同様点線で囲んだ７８部を第
１図で示す回路によシ構成すれば同様の効果が生ずる。
また、第１図の実施例はシフトレジスタだけでなく、２
つの入力信号とこの２つの信号からひとつを選択してフ
リップフロップのデータ入力とするような機能を必要と
する回路に幅広く適用できることは言うまでもない。ま
た上記実施例では入力信号２、制御信号１の場合をくわ
しく述べたが、入力信号が３以上、制御信号が２以上あ
る場合についても、シリーズゲートの手法を用いてフリ
ップフロップ入力段に差動スイッチ型の選択回路を組み
込むことは容易であシ、入力信号が多数である程、即ち
組み込まれる外付はゲート数が多い程、本発明の効果は
大きくなる。
つの入力信号とこの２つの信号からひとつを選択してフ
リップフロップのデータ入力とするような機能を必要と
する回路に幅広く適用できることは言うまでもない。ま
た上記実施例では入力信号２、制御信号１の場合をくわ
しく述べたが、入力信号が３以上、制御信号が２以上あ
る場合についても、シリーズゲートの手法を用いてフリ
ップフロップ入力段に差動スイッチ型の選択回路を組み
込むことは容易であシ、入力信号が多数である程、即ち
組み込まれる外付はゲート数が多い程、本発明の効果は
大きくなる。
発明の効果
以上述べてきたように本発明によればＦＩＴの特性変動
に強く、高速、高歩留りで低消費電力のＧａ Ａｓ集積
回路を実現でき、実用的効果はきわめて大きい。
に強く、高速、高歩留りで低消費電力のＧａ Ａｓ集積
回路を実現でき、実用的効果はきわめて大きい。
第１図は本発明の一実施例におけるＧａＡｇ集積回路を
示す回路図、第２図は一般的な４ビツトシフトレジスタ
を示すブロック図、第３図は従来のＳ ＣＦ Ｌ ＮＯ
Ｒ回路を示す回路図、第４図は別の４ビツトシフトレジ
スタを示す回路図である。 人、Ｂ・・・・・・フリップフロップ回路への入力信号
、Ｃ・・・・・・クロック入力、Ｌ・・・・・・制御信
号、Ｑ・・・・・・フリップフロップ回路の出力、ＦＦ
１〜ＦＦ４・・・・・・フリップフロップ回路、Ｎ１〜
Ｎ３・・・・・・ＮＯＲ回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名へδ
−−−へηイ言３ Ｌ−−一判卿− Ｔｌ−ＴＧ −−−ｆ Ｅ Ｔ Ｆｌ ′Ｎ−−イルル入力 ＦＦＩ＃ＦＦ４−−−、スタスレーブｐ譬フシツ７°７
σヴ７″山〜Ｎ５−−−ＨＥＲ回！各 一一＆ＩＬＴ 叫第３図
ハ、Ｂ・−入力 Ｖ□−ナー副歴を圧 Ａリー θに±〃 τ−ＮａＲ・ Ｔ−ｒ−Ｔｑ−−−／−ＥＴ
示す回路図、第２図は一般的な４ビツトシフトレジスタ
を示すブロック図、第３図は従来のＳ ＣＦ Ｌ ＮＯ
Ｒ回路を示す回路図、第４図は別の４ビツトシフトレジ
スタを示す回路図である。 人、Ｂ・・・・・・フリップフロップ回路への入力信号
、Ｃ・・・・・・クロック入力、Ｌ・・・・・・制御信
号、Ｑ・・・・・・フリップフロップ回路の出力、ＦＦ
１〜ＦＦ４・・・・・・フリップフロップ回路、Ｎ１〜
Ｎ３・・・・・・ＮＯＲ回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名へδ
−−−へηイ言３ Ｌ−−一判卿− Ｔｌ−ＴＧ −−−ｆ Ｅ Ｔ Ｆｌ ′Ｎ−−イルル入力 ＦＦＩ＃ＦＦ４−−−、スタスレーブｐ譬フシツ７°７
σヴ７″山〜Ｎ５−−−ＨＥＲ回！各 一一＆ＩＬＴ 叫第３図
ハ、Ｂ・−入力 Ｖ□−ナー副歴を圧 Ａリー θに±〃 τ−ＮａＲ・ Ｔ−ｒ−Ｔｑ−−−／−ＥＴ
Claims (1)
- 複数の入力信号と、前記入力信号のいずれかを選択する
ための制御信号を有し、前記選択された入力信号をデー
タとするＤ型フリップフロップ回路を含み、前記入力信
号及び制御信号は各々の相補信号を持ち、前記Ｄ型フリ
ップフロップ回路の入力部において電流切り換え型の差
動スイッチング動作を行なうことによって入力信号の選
択動作を行なわせるように構成したＧａＡｓ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086412A JPS62242409A (ja) | 1986-04-15 | 1986-04-15 | ＧａＡｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086412A JPS62242409A (ja) | 1986-04-15 | 1986-04-15 | ＧａＡｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62242409A true JPS62242409A (ja) | 1987-10-23 |
Family
ID=13886153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61086412A Pending JPS62242409A (ja) | 1986-04-15 | 1986-04-15 | ＧａＡｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62242409A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04184796A (ja) * | 1990-11-20 | 1992-07-01 | Nec Ic Microcomput Syst Ltd | シフトレジスタ |
| JPH05282890A (ja) * | 1992-02-04 | 1993-10-29 | Mitsubishi Electric Corp | シフトレジスタ回路 |
-
1986
- 1986-04-15 JP JP61086412A patent/JPS62242409A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04184796A (ja) * | 1990-11-20 | 1992-07-01 | Nec Ic Microcomput Syst Ltd | シフトレジスタ |
| JPH05282890A (ja) * | 1992-02-04 | 1993-10-29 | Mitsubishi Electric Corp | シフトレジスタ回路 |
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