JPH04103220A - 可変分周回路 - Google Patents
可変分周回路Info
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- JPH04103220A JPH04103220A JP2219936A JP21993690A JPH04103220A JP H04103220 A JPH04103220 A JP H04103220A JP 2219936 A JP2219936 A JP 2219936A JP 21993690 A JP21993690 A JP 21993690A JP H04103220 A JPH04103220 A JP H04103220A
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- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000001960 triggered effect Effects 0.000 description 10
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- 238000010586 diagram Methods 0.000 description 5
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- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
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- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路に形成される可変分周回路に
係り、特に電界効果トランジスタを用いてなるフリップ
フロップ回路を用いた可変分周回路における分周比決定
用の帰還線路を負荷に持つゲート回路に関する。
係り、特に電界効果トランジスタを用いてなるフリップ
フロップ回路を用いた可変分周回路における分周比決定
用の帰還線路を負荷に持つゲート回路に関する。
（従来の技術）
第４図は、電界効果トランジスタを用いてなるフリップ
フロップ回路を用いた可変分周回路の従来例として、奇
数分周、偶数分周相互の動作が切換え可能な可変分周回
路を示している。即ち、第４図は、１／８．１／９分周
切換え型の可変分周回路を示しており、４１〜４３はそ
れぞれ相補的な入力データを１クロック時間遅延させて
出力するマスタースレーブ型のＤ型フリップフロップ回
路、４４はＤ型フリップフロップ回路４１からの出力デ
ータ信号をアップカウントするためのエツジトリガ型フ
リップフロップ回路、４５は二人力オアゲート、４６は
二人力ナンドゲート、ＣＫおよびＣＫは相補的なりロッ
ク入力、Ａは分周切換え制御入力、ＯＵＴは分周出力で
ある。
フロップ回路を用いた可変分周回路の従来例として、奇
数分周、偶数分周相互の動作が切換え可能な可変分周回
路を示している。即ち、第４図は、１／８．１／９分周
切換え型の可変分周回路を示しており、４１〜４３はそ
れぞれ相補的な入力データを１クロック時間遅延させて
出力するマスタースレーブ型のＤ型フリップフロップ回
路、４４はＤ型フリップフロップ回路４１からの出力デ
ータ信号をアップカウントするためのエツジトリガ型フ
リップフロップ回路、４５は二人力オアゲート、４６は
二人力ナンドゲート、ＣＫおよびＣＫは相補的なりロッ
ク入力、Ａは分周切換え制御入力、ＯＵＴは分周出力で
ある。
Ｄ型フリップフロップ回路４１および４２は、それぞれ
第５図に示すように接続されたマスク段の４個の二人カ
ッアゲート０５１〜Ｇ５４とスレーブ段の４（ＩＩｉｌ
の二人カッアゲート０５５〜Ｇ５８とからなり、５１お
よび５２は相補的な入力データＤおよびＤの入力端、５
３および５４は相補的なりロック入力ＣＫおよびＣＫの
入力端、５５および５６は相補的な出力データＱおよび
Ｑの出力端である。
第５図に示すように接続されたマスク段の４個の二人カ
ッアゲート０５１〜Ｇ５４とスレーブ段の４（ＩＩｉｌ
の二人カッアゲート０５５〜Ｇ５８とからなり、５１お
よび５２は相補的な入力データＤおよびＤの入力端、５
３および５４は相補的なりロック入力ＣＫおよびＣＫの
入力端、５５および５６は相補的な出力データＱおよび
Ｑの出力端である。
また、Ｄ型フリップフロップ回路４３は、第５図に示し
たスレーブ段のデータ出力用の二人カッアゲ−）Ｇ５７
に代えて三人カッアゲートが用いられ、この三人カッア
ゲートの一人力に接続されたリセット入力端Ｒを有し、
このリセット入力端Ｒに“１”レベルの信号が入力する
と、動作がクリアされて出力端の出力データＱが必ず“
０＃になる。
たスレーブ段のデータ出力用の二人カッアゲ−）Ｇ５７
に代えて三人カッアゲートが用いられ、この三人カッア
ゲートの一人力に接続されたリセット入力端Ｒを有し、
このリセット入力端Ｒに“１”レベルの信号が入力する
と、動作がクリアされて出力端の出力データＱが必ず“
０＃になる。
また、エツジトリガ型フリップフロップ回路４４は、第
６図に示すように接続された４個の二人カッアゲート０
６１〜Ｇ６４と２個の三人カッアゲートＧ６５、Ｇ６６
とからなり、６１はクロック入力端、６２はデータ出力
端、６３は反転データ出力端である。
６図に示すように接続された４個の二人カッアゲート０
６１〜Ｇ６４と２個の三人カッアゲートＧ６５、Ｇ６６
とからなり、６１はクロック入力端、６２はデータ出力
端、６３は反転データ出力端である。
上記したような二人カッアゲート（論理和否定回路）０
５１〜０５８、Ｇ６１〜Ｇ６４は、それぞれ第７図に示
すように、電源電位ｖｃｅと出力端ＯＰとの間に接続さ
れた電流源負荷用のデイブレジョン型のトランジスタＱ
ＤＩと、出力端ＯＰと接地電位Ｖｓｓとの間に互いに並
列に接続されたスイッチ用のエンハンスメント型のトラ
ンジスタＱＥＩおよびＱＥ２とからなる。負荷用のトラ
ンジスタＱＤ１はゲート・ドレイン相互が接続され、ス
イッチ用のトランジスタＱＥＩおよびＱＥ２の各ゲート
に対応して二つの論理入力ＩＮＩ、ＩＮ２の各一方が入
力する。
５１〜０５８、Ｇ６１〜Ｇ６４は、それぞれ第７図に示
すように、電源電位ｖｃｅと出力端ＯＰとの間に接続さ
れた電流源負荷用のデイブレジョン型のトランジスタＱ
ＤＩと、出力端ＯＰと接地電位Ｖｓｓとの間に互いに並
列に接続されたスイッチ用のエンハンスメント型のトラ
ンジスタＱＥＩおよびＱＥ２とからなる。負荷用のトラ
ンジスタＱＤ１はゲート・ドレイン相互が接続され、ス
イッチ用のトランジスタＱＥＩおよびＱＥ２の各ゲート
に対応して二つの論理入力ＩＮＩ、ＩＮ２の各一方が入
力する。
また、三人カッアゲートＣ；６５、Ｇ６６は、それぞれ
第７図に示した二人カッアゲートのスイッチ用のエンハ
ンスメント型のトランジスタＱＥＩおよびＱＥ２に対し
て、点線で示すように並列にもう１つのスイッチ用のエ
ンハンスメント型のトランジスタＱＥ３が接続されたも
のであり、そのゲートにもう１つの論理入力ＩＮ３が入
力する。
第７図に示した二人カッアゲートのスイッチ用のエンハ
ンスメント型のトランジスタＱＥＩおよびＱＥ２に対し
て、点線で示すように並列にもう１つのスイッチ用のエ
ンハンスメント型のトランジスタＱＥ３が接続されたも
のであり、そのゲートにもう１つの論理入力ＩＮ３が入
力する。
次に、第４図の可変分周回路の１／８分周動作および１
／９分周動作について、第８図および第９図に示すタイ
ミングチャートを参照しながら簡単に説明する。いま、
分周切換え制御入力Ａが“０”の時、リセット入力端Ｒ
の入力は常に“１”となり、Ｄ型フリップフロップ回路
４３の出力データＱ３は常に“０”になる。この時、Ｄ
型フリップフロップ回路４３は動作せず、実際に動作す
るのはＤ型フリップフロップ回路４１．４２およびエツ
ジトリガ型フリップフロップ回路４４である。Ｄ型フリ
ップフロップ回路４１および４２は、同期形接続される
と共にＤ型フリップフロップ回路４２のデータ出力Ｑ２
がＤ型フリップフロップ回路４１の反転データ入力端Ｄ
１に帰還接続されているので、クロック入力ＣＫを１／
４に分周する。そして、この分周信号をエツジトリガ型
フリップフロップ回路４４でアップカウントし、１／８
に分周する。この時の動作タイミングを第８図に示して
いる。
／９分周動作について、第８図および第９図に示すタイ
ミングチャートを参照しながら簡単に説明する。いま、
分周切換え制御入力Ａが“０”の時、リセット入力端Ｒ
の入力は常に“１”となり、Ｄ型フリップフロップ回路
４３の出力データＱ３は常に“０”になる。この時、Ｄ
型フリップフロップ回路４３は動作せず、実際に動作す
るのはＤ型フリップフロップ回路４１．４２およびエツ
ジトリガ型フリップフロップ回路４４である。Ｄ型フリ
ップフロップ回路４１および４２は、同期形接続される
と共にＤ型フリップフロップ回路４２のデータ出力Ｑ２
がＤ型フリップフロップ回路４１の反転データ入力端Ｄ
１に帰還接続されているので、クロック入力ＣＫを１／
４に分周する。そして、この分周信号をエツジトリガ型
フリップフロップ回路４４でアップカウントし、１／８
に分周する。この時の動作タイミングを第８図に示して
いる。
これに対して、分周切換え制御入力Ａが“１”の時、リ
セット入力端Ｒにはエツジトリガ型フリップフロップ回
路４４のデータ出力Ｑ４ （ある周期で“１”０”にな
る。）の反転信号が入力する。即ち、エツジトリガ型フ
リップフロップ回路４４のデータ出力Ｑ４が“０”の時
には、リセット入力端Ｒが“１”になり、前記した動作
と同様に１／８分周動作を行なう。上記とは逆に、エツ
ジトリガ型フリップフロップ回路４４のデータ出力Ｑ４
が１′″の時には、リセット入力端Ｒが“Ｏ”になり、
Ｄ型フリップフロップ回路４３が動作し、そのデータ出
力Ｑ３がＤ型フリップフロップ回路４１の反転データ入
力端Ｄ１に帰還接続されているので、Ｄ型フリップフロ
ップ回路４１および４２はクロック入力に対する１／４
分周、１１５分周動作を交互に行なう。この結果、エツ
ジトリガ型フリップフロップ回路４４でのアップカウン
トにより、１／９分周８カが得られる。この時の動作タ
イミングを第９図に示している。
セット入力端Ｒにはエツジトリガ型フリップフロップ回
路４４のデータ出力Ｑ４ （ある周期で“１”０”にな
る。）の反転信号が入力する。即ち、エツジトリガ型フ
リップフロップ回路４４のデータ出力Ｑ４が“０”の時
には、リセット入力端Ｒが“１”になり、前記した動作
と同様に１／８分周動作を行なう。上記とは逆に、エツ
ジトリガ型フリップフロップ回路４４のデータ出力Ｑ４
が１′″の時には、リセット入力端Ｒが“Ｏ”になり、
Ｄ型フリップフロップ回路４３が動作し、そのデータ出
力Ｑ３がＤ型フリップフロップ回路４１の反転データ入
力端Ｄ１に帰還接続されているので、Ｄ型フリップフロ
ップ回路４１および４２はクロック入力に対する１／４
分周、１１５分周動作を交互に行なう。この結果、エツ
ジトリガ型フリップフロップ回路４４でのアップカウン
トにより、１／９分周８カが得られる。この時の動作タ
イミングを第９図に示している。
上記した可変分周回路において、動作速度を決定するの
は相補的なりロック入力ＣＫ、ＣＫを受付けるＤ型フリ
ップフロップ回路４１〜４３であることはいうまでもな
いが、さらに、詳細に検討すると、第８図および第９図
に示したタイミングチャートからも明らかなように、帰
還線路（Ｄ型フリップフロップ回路４２→Ｄ型フリップ
フロップ回路４１の帰還線路、および、Ｄ型フリップフ
ロップ回路４１→エツジトリガ型フリップフロップ回路
４４−二人力ナンドゲート４６→Ｄ型フリップフロップ
回路４３→Ｄ型フリップフロップ回路４１の各帰還線路
）である。特に、奇数分周動作時には、偶数分周動作時
のような信号の垂れ流しでだけはなく、必ず帰還信号を
利用するので信号の通過ゲート数が増加し、動作速度が
遅くなる。
は相補的なりロック入力ＣＫ、ＣＫを受付けるＤ型フリ
ップフロップ回路４１〜４３であることはいうまでもな
いが、さらに、詳細に検討すると、第８図および第９図
に示したタイミングチャートからも明らかなように、帰
還線路（Ｄ型フリップフロップ回路４２→Ｄ型フリップ
フロップ回路４１の帰還線路、および、Ｄ型フリップフ
ロップ回路４１→エツジトリガ型フリップフロップ回路
４４−二人力ナンドゲート４６→Ｄ型フリップフロップ
回路４３→Ｄ型フリップフロップ回路４１の各帰還線路
）である。特に、奇数分周動作時には、偶数分周動作時
のような信号の垂れ流しでだけはなく、必ず帰還信号を
利用するので信号の通過ゲート数が増加し、動作速度が
遅くなる。
この場合、電界効果トランジスタはバイポーラトランジ
スタと比較して電流駆動能力が小さいので、動作波形の
なまりが等が動作速度を劣化させることになる。
スタと比較して電流駆動能力が小さいので、動作波形の
なまりが等が動作速度を劣化させることになる。
そこで、動作速度の高速化を図るために、各ゲートの駆
動電流を同等に大きくすることが考えられるが、消費電
流が増大してしまう。
動電流を同等に大きくすることが考えられるが、消費電
流が増大してしまう。
（発明が解決しようとする課題）
上記したように従来の可変分周回路は、帰還線路により
律速される動作速度が遅く、この動作速度の高速化を図
るために各ゲートの駆動電流を大きくすると、消費電流
が増大してしまういという問題がある。
律速される動作速度が遅く、この動作速度の高速化を図
るために各ゲートの駆動電流を大きくすると、消費電流
が増大してしまういという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、消費電流を少量に抑制しつつ動作速度の高速
化を図り得る可変分周回路を提供することにある。
の目的は、消費電流を少量に抑制しつつ動作速度の高速
化を図り得る可変分周回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明は、半導体集積回路に形成された電界効果トラン
ジスタを用いてなるフリップフロップ回路を用いた可変
分周回路において、分周比決定用の帰還線路を負荷に持
つゲート回路の電流駆動能力が他のゲート回路の電流駆
動能力の２〜４倍に設定されていることを特徴とする。
ジスタを用いてなるフリップフロップ回路を用いた可変
分周回路において、分周比決定用の帰還線路を負荷に持
つゲート回路の電流駆動能力が他のゲート回路の電流駆
動能力の２〜４倍に設定されていることを特徴とする。
（作 用）
分周比決定用の帰還線路を負荷に持つゲート回路は、他
のゲート回路と比べて出力負荷が非常に大きいが、その
電流駆動能力が他のゲート回路の電流駆動能力のほぼ２
〜４倍（消費電流・動作速度の相関から決まる最適倍数
）に設定されているので、各ゲートの動作電流を同等に
大きくすることに比べて、消費電流を少量に抑制しつつ
動作速度の高速化を図ることが可能になる。
のゲート回路と比べて出力負荷が非常に大きいが、その
電流駆動能力が他のゲート回路の電流駆動能力のほぼ２
〜４倍（消費電流・動作速度の相関から決まる最適倍数
）に設定されているので、各ゲートの動作電流を同等に
大きくすることに比べて、消費電流を少量に抑制しつつ
動作速度の高速化を図ることが可能になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、例えばＧａＡｓ （ガリウム・砒素）集積回
路に形成されたメタルショットキー型電界効果トランジ
スタを用いてなるフリッププロップ回路を用いた可変分
周回路の一例として、奇数分周、偶数分周相互の動作が
切換え可能な例えば１／８．１／９分周切換え型の可変
分周回路を示している。即ち、ＦＦ１〜ＦＦ３はそれぞ
れ相補的な入力データを１クロック時間遅延させて出力
するマスタースレーブ型のｐ型フリップフロップ回路、
ＦＦ４はＤ型フリップフロップ回路ＦＦ１からの出力デ
ータ信号をアップカウントするためのエツジトリガ型フ
リップフロップ回路、ＮＡは二人力ナンドゲート、ＣＫ
およびＣＫは相補的なりロック入力、Ａは分周切換え制
御入力、ＯＵＴは分周出力である。
路に形成されたメタルショットキー型電界効果トランジ
スタを用いてなるフリッププロップ回路を用いた可変分
周回路の一例として、奇数分周、偶数分周相互の動作が
切換え可能な例えば１／８．１／９分周切換え型の可変
分周回路を示している。即ち、ＦＦ１〜ＦＦ３はそれぞ
れ相補的な入力データを１クロック時間遅延させて出力
するマスタースレーブ型のｐ型フリップフロップ回路、
ＦＦ４はＤ型フリップフロップ回路ＦＦ１からの出力デ
ータ信号をアップカウントするためのエツジトリガ型フ
リップフロップ回路、ＮＡは二人力ナンドゲート、ＣＫ
およびＣＫは相補的なりロック入力、Ａは分周切換え制
御入力、ＯＵＴは分周出力である。
ここで、Ｄ型フリップフロップ回路ＦＦ２のデータ出力
Ｑ２がＤ型フリップフロップ回路ＦＦＩの反転データ入
力として帰還接続され、このＤ型フリップフロップ回路
ＦＦＩの反転データ出力Ｑ１がエツジトリガ型フリップ
フロップ回路ＦＦ４のクロック入力ＣＫとして入力し、
このエツジトリガ型フリップフロップ回路ＦＦ４のデー
タ出力端Ｑ４が二人力ナンドゲートＮＡの一方の入力と
なり、この二人力ナンドゲートＮＡの出力が分周出力Ｏ
ＵＴになると共にＤ型フリップフロップ回路ＦＦ３のリ
セット人力Ｒとして帰還接続され、このＤ型フリップフ
ロップ回路ＦＦ３のデータ出力Ｑ３がＤ型フリップフロ
ップ回路ＦＦ１の反転データ入力として帰還接続されて
いる。そして、二人力ナンドゲートＮＡの他方の入力と
して分周切換え制御入力Ａが入力している。
Ｑ２がＤ型フリップフロップ回路ＦＦＩの反転データ入
力として帰還接続され、このＤ型フリップフロップ回路
ＦＦＩの反転データ出力Ｑ１がエツジトリガ型フリップ
フロップ回路ＦＦ４のクロック入力ＣＫとして入力し、
このエツジトリガ型フリップフロップ回路ＦＦ４のデー
タ出力端Ｑ４が二人力ナンドゲートＮＡの一方の入力と
なり、この二人力ナンドゲートＮＡの出力が分周出力Ｏ
ＵＴになると共にＤ型フリップフロップ回路ＦＦ３のリ
セット人力Ｒとして帰還接続され、このＤ型フリップフ
ロップ回路ＦＦ３のデータ出力Ｑ３がＤ型フリップフロ
ップ回路ＦＦ１の反転データ入力として帰還接続されて
いる。そして、二人力ナンドゲートＮＡの他方の入力と
して分周切換え制御入力Ａが入力している。
Ｄ型フリップフロップ回路ＦＦ２は、従来例のＤ型フリ
ップフロップ回路４２と同様に接続されたマスク段の４
個の二人カッアゲート６１〜Ｇ４とスレーブ段の４個の
二人カッアゲート０５〜Ｇ８とからなる。
ップフロップ回路４２と同様に接続されたマスク段の４
個の二人カッアゲート６１〜Ｇ４とスレーブ段の４個の
二人カッアゲート０５〜Ｇ８とからなる。
また、Ｄ型フリップフロップ回路ＦＦ３は、Ｄ型フリッ
プフロップ回路ＦＦ２と比べて、スレーブ段のデータ出
力用の二人カッアゲ−）Ｇ７に代えて三人カッアゲート
Ｇ７’が用いられ、この三人カッアゲートＧ７’ の−
人力として前記リセット入力が入力する。
プフロップ回路ＦＦ２と比べて、スレーブ段のデータ出
力用の二人カッアゲ−）Ｇ７に代えて三人カッアゲート
Ｇ７’が用いられ、この三人カッアゲートＧ７’ の−
人力として前記リセット入力が入力する。
また、Ｄ型フリップフロップ回路ＦＦ１は、Ｄ型フリッ
プフロップ回路ＦＦ２と比べて、マスタ段の反転データ
入力用の二人カッアゲートＧ２に代えて三人カッアゲー
ト０２′が用いられ、この三人カッアゲートＧ２’のう
ちの二人力に帰還信号が入力する。
プフロップ回路ＦＦ２と比べて、マスタ段の反転データ
入力用の二人カッアゲートＧ２に代えて三人カッアゲー
ト０２′が用いられ、この三人カッアゲートＧ２’のう
ちの二人力に帰還信号が入力する。
また、エツジトリガ型フリップフロップ回路ＦＦ４は、
従来例のエツジトリガ型フリップフロップ回路４４と同
様に接続された４個の二人カッアゲートＧｌｌ〜Ｇ１４
と２個の三人カッアゲートＧ１５、Ｇ１６とからなる。
従来例のエツジトリガ型フリップフロップ回路４４と同
様に接続された４個の二人カッアゲートＧｌｌ〜Ｇ１４
と２個の三人カッアゲートＧ１５、Ｇ１６とからなる。
上記したような二人カッアゲート０１〜Ｇ８、Ｇｌｌ〜
Ｇ１４および三人カッアゲートＧ２’Ｇ７’ Ｇ１５
、Ｇ１６は、それぞれ第７図に示したように構成されて
いる。
Ｇ１４および三人カッアゲートＧ２’Ｇ７’ Ｇ１５
、Ｇ１６は、それぞれ第７図に示したように構成されて
いる。
そして、本実施例においては、分周比決定用の帰還線路
（・Ｄ型フリップフロップ回路ＦＦ２→Ｄ型フリップフ
ロップ回路ＦＦ１の帰還線路、および、Ｄ型フリップフ
ロップ回路ＦＦＩ→エツジトリガ型フリップフロップ回
路ＦＦ４→二人力ナンドゲートＮＡ−Ｄ型フリップフロ
ップ回路ＦＦ３−Ｄ型フリップフロップ回路ＦＦＩの各
帰還線路）を負荷に持つゲート回路（・印表示部）の電
流駆動能力が、他のゲート回路の電流駆動能力のほぼ３
倍に設定されている。この場合、その他のゲート回路の
電流駆動能力は、従来例におけるよりも低く設定され、
Ｄ型フリップフロップ回路ＦＦＩ〜ＦＦ３およびエツジ
トリガ型フリップフロップ回路ＦＦ４の消費電流は従来
例と同様になるように設定されている。
（・Ｄ型フリップフロップ回路ＦＦ２→Ｄ型フリップフ
ロップ回路ＦＦ１の帰還線路、および、Ｄ型フリップフ
ロップ回路ＦＦＩ→エツジトリガ型フリップフロップ回
路ＦＦ４→二人力ナンドゲートＮＡ−Ｄ型フリップフロ
ップ回路ＦＦ３−Ｄ型フリップフロップ回路ＦＦＩの各
帰還線路）を負荷に持つゲート回路（・印表示部）の電
流駆動能力が、他のゲート回路の電流駆動能力のほぼ３
倍に設定されている。この場合、その他のゲート回路の
電流駆動能力は、従来例におけるよりも低く設定され、
Ｄ型フリップフロップ回路ＦＦＩ〜ＦＦ３およびエツジ
トリガ型フリップフロップ回路ＦＦ４の消費電流は従来
例と同様になるように設定されている。
上記可変分周回路の動作は、基本的には第８図および第
９図のタイミングチャートを参照して前述した従来例の
可変分周回路の動作と同様に行なわれるが、帰還線路を
負荷に持つゲート口路の電流駆動能力が他のゲート回路
の電流駆動能力のほぼ３倍に設定されているので、帰還
線路を負荷に持つゲート回路は他のゲート回路と比べて
出力負荷が大きくても動作波形のなまりが等が少なくな
る。
９図のタイミングチャートを参照して前述した従来例の
可変分周回路の動作と同様に行なわれるが、帰還線路を
負荷に持つゲート口路の電流駆動能力が他のゲート回路
の電流駆動能力のほぼ３倍に設定されているので、帰還
線路を負荷に持つゲート回路は他のゲート回路と比べて
出力負荷が大きくても動作波形のなまりが等が少なくな
る。
これにより、上記可変分周回路によれば、各ゲートの動
作電流を同等に大きくすることに比べて、消費電流を少
量に抑制しつつ動作速度の高速化を図ることが可能にな
ることが確認された。即ち、第２図は、可変分周回路の
消費電流１ｄｄを一定値（例えば２ｍＡ）に保った場合
の最大動作周波数Ｆｍａｘの実測データを示しており、
本実施例ではＦｍａ ｘが５８０ＭＨｚであり、従来例
（Ｆｍａｘが５００ Ｍ Ｈｚ ）と比べて約１６％改
善されていることが分る。
作電流を同等に大きくすることに比べて、消費電流を少
量に抑制しつつ動作速度の高速化を図ることが可能にな
ることが確認された。即ち、第２図は、可変分周回路の
消費電流１ｄｄを一定値（例えば２ｍＡ）に保った場合
の最大動作周波数Ｆｍａｘの実測データを示しており、
本実施例ではＦｍａ ｘが５８０ＭＨｚであり、従来例
（Ｆｍａｘが５００ Ｍ Ｈｚ ）と比べて約１６％改
善されていることが分る。
なお、上記帰還線路を負荷に持つゲート回路の電流駆動
能力の倍数は、第３図に示すように、消費電流と動作速
度（最大動作周波数）の相関から決まる最適倍数があり
、これはほぼ２〜４倍（整数に限らない。）であること
が確認された。仮に、上記帰還線路を負荷に持つゲート
回路の電流駆動能力を他のゲート回路の電流駆動能力の
４倍よりも高く設定した場合には、帰還線路を負荷に持
つゲート回路の前段のゲート回路の出力負荷の増大が大
きくなり、上記実施例の効果が低減する。
能力の倍数は、第３図に示すように、消費電流と動作速
度（最大動作周波数）の相関から決まる最適倍数があり
、これはほぼ２〜４倍（整数に限らない。）であること
が確認された。仮に、上記帰還線路を負荷に持つゲート
回路の電流駆動能力を他のゲート回路の電流駆動能力の
４倍よりも高く設定した場合には、帰還線路を負荷に持
つゲート回路の前段のゲート回路の出力負荷の増大が大
きくなり、上記実施例の効果が低減する。
ｒ発明の効果］
上述したように本発明の可変分周回路によれば、分周比
決定用の帰還線路を負荷に持つゲート回路の駆動能力が
、他のゲート回路の駆動能力に比べて消費電流・動作速
度の相関から決まる最適倍数となるように設定されてい
るので、各ゲートの動作電流を同等に大きくすることに
比べて、消費電流を少量に抑制しつつ動作速度の高速化
を図ることができる。
決定用の帰還線路を負荷に持つゲート回路の駆動能力が
、他のゲート回路の駆動能力に比べて消費電流・動作速
度の相関から決まる最適倍数となるように設定されてい
るので、各ゲートの動作電流を同等に大きくすることに
比べて、消費電流を少量に抑制しつつ動作速度の高速化
を図ることができる。
第１図は本発明の可変分周回路の一実施例を示す構成説
明図、第２図は第１図の可変分周回路の消費電流を一定
値に保った場合の最大動作周波数を示す特性図、第３図
は第１図の可変分周回路の消費電流と動作速度（最大動
作周波数）の相関を示す特性図、第４図は従来の可変分
周回路の一例を示すブロック図、第５図は第４図中のＤ
型フリップフロップ回路の具体例を示す論理回路図、第
６図は第４図中のエツジトリガ型フリップフロップ回路
の具体例を示す論理回路図、第７図は第５図および第６
図中の二人カッアゲートを示す回路図、第８図および第
９図はそれぞれ第４図の可変分周回路の１／８分周動作
および１／９分周動作を示すタイミングチャートである
。 ＦＦＩ〜ＦＦ３・・・・・・Ｄ型フリップフロップ回路
、ＦＦ４・・・・・・エツジトリガ型フリップフロップ
回路、ＮＡ・・・・・・二人力ナンドゲート、０１〜Ｇ
８、Ｇｌｌ〜Ｇ１４・・・・・・二人カッアゲート、Ｇ
２’Ｇ７’ Ｇ１５、Ｇ１６・・・・・・三人カッア
ゲート、Ｒ・・・・・・リセット入力、ＣＫ、ＣＫ・・
・・・・クロック入力、Ａ・・・・・・分周切換え制御
入力、ＯＵＴ・・・・・・分周出力。 出願人代理人 弁理士 鈴江武彦 ２．０ ５．０ １０．０ （ｍＡ）湾賃電汽Ｉ
ｄｄ 第２図 ’ＩＱ ｌ ９． ’ｒ％。
明図、第２図は第１図の可変分周回路の消費電流を一定
値に保った場合の最大動作周波数を示す特性図、第３図
は第１図の可変分周回路の消費電流と動作速度（最大動
作周波数）の相関を示す特性図、第４図は従来の可変分
周回路の一例を示すブロック図、第５図は第４図中のＤ
型フリップフロップ回路の具体例を示す論理回路図、第
６図は第４図中のエツジトリガ型フリップフロップ回路
の具体例を示す論理回路図、第７図は第５図および第６
図中の二人カッアゲートを示す回路図、第８図および第
９図はそれぞれ第４図の可変分周回路の１／８分周動作
および１／９分周動作を示すタイミングチャートである
。 ＦＦＩ〜ＦＦ３・・・・・・Ｄ型フリップフロップ回路
、ＦＦ４・・・・・・エツジトリガ型フリップフロップ
回路、ＮＡ・・・・・・二人力ナンドゲート、０１〜Ｇ
８、Ｇｌｌ〜Ｇ１４・・・・・・二人カッアゲート、Ｇ
２’Ｇ７’ Ｇ１５、Ｇ１６・・・・・・三人カッア
ゲート、Ｒ・・・・・・リセット入力、ＣＫ、ＣＫ・・
・・・・クロック入力、Ａ・・・・・・分周切換え制御
入力、ＯＵＴ・・・・・・分周出力。 出願人代理人 弁理士 鈴江武彦 ２．０ ５．０ １０．０ （ｍＡ）湾賃電汽Ｉ
ｄｄ 第２図 ’ＩＱ ｌ ９． ’ｒ％。
Claims (1)
- 【特許請求の範囲】 半導体集積回路に形成された電界効果トランジスタを用
いてなるフリップフロップ回路を用いた可変分周回路に
おいて、 分周比決定用の帰還線路を負荷に持つゲート回路の電流
駆動能力が他のゲート回路の電流駆動能力のほぼ２〜４
倍に設定されていることを特徴とする可変分周回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219936A JP2740769B2 (ja) | 1990-08-23 | 1990-08-23 | 可変分周回路 |
| US07/747,710 US5148050A (en) | 1990-08-23 | 1991-08-20 | Variable frequency-dividing circuit |
| KR1019910014371A KR950001923B1 (ko) | 1990-08-23 | 1991-08-21 | 메탈쇼트키형 전계효과트랜지스터를 이용한 가변분주회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219936A JP2740769B2 (ja) | 1990-08-23 | 1990-08-23 | 可変分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04103220A true JPH04103220A (ja) | 1992-04-06 |
| JP2740769B2 JP2740769B2 (ja) | 1998-04-15 |
Family
ID=16743347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2219936A Expired - Fee Related JP2740769B2 (ja) | 1990-08-23 | 1990-08-23 | 可変分周回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5148050A (ja) |
| JP (1) | JP2740769B2 (ja) |
| KR (1) | KR950001923B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522711B2 (en) | 2001-01-19 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Variable frequency divider circuit |
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|---|---|---|---|---|
| JP2959372B2 (ja) * | 1993-12-03 | 1999-10-06 | 日本電気株式会社 | クロック生成回路 |
| JP3367776B2 (ja) * | 1993-12-27 | 2003-01-20 | 株式会社東芝 | 半導体装置 |
| US5552732A (en) * | 1995-04-25 | 1996-09-03 | Exar Corporation | High speed divide by 1.5 clock generator |
| US5952863A (en) * | 1996-12-09 | 1999-09-14 | Texas Instruments Incorporated | Circuit and method for generating non-overlapping clock signals for an integrated circuit |
| US5828249A (en) * | 1996-12-10 | 1998-10-27 | Vlsi Technology, Inc. | Arrangement for selective generation of an output signal related to a clock signal and method therefor |
| US7127747B2 (en) * | 2003-01-10 | 2006-10-31 | Sport Helmets, Inc. | Protective eyewear device for sports |
| GB2437990B (en) * | 2006-01-24 | 2008-06-25 | Toumaz Technology Ltd | Frequency divider circuits |
| US7952399B1 (en) * | 2009-01-19 | 2011-05-31 | Lockheed Martin Corporation | Low phase noise high speed digital divider |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829661B2 (ja) * | 1975-09-12 | 1983-06-24 | 株式会社東芝 | シユウハスウブンシユウカイロ |
| GB2154770B (en) * | 1984-02-24 | 1987-01-28 | Philips Nv | Frequency divider |
| JPS62221219A (ja) * | 1986-03-22 | 1987-09-29 | Toshiba Corp | 論理回路 |
| FR2627917A1 (fr) * | 1988-02-26 | 1989-09-01 | Radiotechnique Compelec | Element de memoire du type maitre-esclave et bascule pour diviseur de frequence par 2 comportant de tels elements de memoire |
-
1990
- 1990-08-23 JP JP2219936A patent/JP2740769B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-20 US US07/747,710 patent/US5148050A/en not_active Expired - Lifetime
- 1991-08-21 KR KR1019910014371A patent/KR950001923B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522711B2 (en) | 2001-01-19 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Variable frequency divider circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5148050A (en) | 1992-09-15 |
| JP2740769B2 (ja) | 1998-04-15 |
| KR920005498A (ko) | 1992-03-28 |
| KR950001923B1 (ko) | 1995-03-06 |
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