JPS62105524A - 信号選択回路 - Google Patents
信号選択回路Info
- Publication number
- JPS62105524A JPS62105524A JP24651985A JP24651985A JPS62105524A JP S62105524 A JPS62105524 A JP S62105524A JP 24651985 A JP24651985 A JP 24651985A JP 24651985 A JP24651985 A JP 24651985A JP S62105524 A JPS62105524 A JP S62105524A
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- circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、信号選択回路に係わり、特に、相補型電界効
果トランジスタ（以下、０ＭＯ８という）で構成される
複数の選択段の初段に供給される入力信号から第２選択
段以降での選択で排除されるものを予め除くことによシ
消費電力の減少を図った信号選択回路に関する。
果トランジスタ（以下、０ＭＯ８という）で構成される
複数の選択段の初段に供給される入力信号から第２選択
段以降での選択で排除されるものを予め除くことによシ
消費電力の減少を図った信号選択回路に関する。
従来、この種の選択回路は、全入力信号が入力される回
路構成となっていた。図２に基本選択回路の一例を示す
。８０．８１は、１入力のＡＮＤ回路、ＰＱ、ＰｉはＰ
−チャネルＭＯＳトランジスタ（以下ＰＭＯ８という）
、ＮＱ、ＮｌはＮチャネルＭＯ８）ランジスタ（以下Ｎ
ＭＯ８）であシ、入力００，０１は各々ＡＮＤ回路ＳＱ
、８１を経て、１０゜１１に伝達される。ＰＭＯ８とＮ
ＭＯ８Ｐ ＱとＮＱ。
路構成となっていた。図２に基本選択回路の一例を示す
。８０．８１は、１入力のＡＮＤ回路、ＰＱ、ＰｉはＰ
−チャネルＭＯＳトランジスタ（以下ＰＭＯ８という）
、ＮＱ、ＮｌはＮチャネルＭＯ８）ランジスタ（以下Ｎ
ＭＯ８）であシ、入力００，０１は各々ＡＮＤ回路ＳＱ
、８１を経て、１０゜１１に伝達される。ＰＭＯ８とＮ
ＭＯ８Ｐ ＱとＮＱ。
およびＰＭＯ８とＮＭＯＳ Ｐ ｔとＮ１は各々ＣＭＯ
８のトランス７アゲートを構成しておシ、制御人力ｃｍ
、ｃｌが各々のゲートに入力されている。今、制御人力
ｃｍが論理１、制御入力Ｃ１が論理０の時、ＰＱ、ＮＱ
よシなるトランスファゲートはオンし、１０よシ入力さ
れた信号を出力端子２へ伝達する。逆に、制御人力ｃｍ
が論理０％Ｃ１が論理１の時、ＰＭＯ８，ＮＭＯ８ＰＩ
、Ｎｌ！、９なる）ランス７アゲートがオンし、１１よ
シ入力された信号を出力端子２へ伝達する。
８のトランス７アゲートを構成しておシ、制御人力ｃｍ
、ｃｌが各々のゲートに入力されている。今、制御人力
ｃｍが論理１、制御入力Ｃ１が論理０の時、ＰＱ、ＮＱ
よシなるトランスファゲートはオンし、１０よシ入力さ
れた信号を出力端子２へ伝達する。逆に、制御人力ｃｍ
が論理０％Ｃ１が論理１の時、ＰＭＯ８，ＮＭＯ８ＰＩ
、Ｎｌ！、９なる）ランス７アゲートがオンし、１１よ
シ入力された信号を出力端子２へ伝達する。
以上のように基本選択回路は、００，０１よシなる入力
のうち、１つを選択して出力２へ伝達する機能を有する
。
のうち、１つを選択して出力２へ伝達する機能を有する
。
次に、図３に上記基本選択回路によシ構成された従来の
信号選択回路の一例を示す。
信号選択回路の一例を示す。
図３において、ＳＯＯ〜８０３，８１０，８１１，８２
０は図２に示した基本選択回路である。基本選択回路８
００〜ＳＯ３は、１段目を構成しておシ、基本選択回路
ＳＯＯは、入力信号００，０１を選択し、出力端子１０
によシ、基本選択回路８１０の入力としている。基本選
択回路Ｓｏ１〜８０３についても同様である。基本選択
回路８１０，８１１は２段目を構成しておハ基本選択回
路Ｓ１０は前段のＳＯＯ。
０は図２に示した基本選択回路である。基本選択回路８
００〜ＳＯ３は、１段目を構成しておシ、基本選択回路
ＳＯＯは、入力信号００，０１を選択し、出力端子１０
によシ、基本選択回路８１０の入力としている。基本選
択回路Ｓｏ１〜８０３についても同様である。基本選択
回路８１０，８１１は２段目を構成しておハ基本選択回
路Ｓ１０は前段のＳＯＯ。
Ｓｏｌの出力を入力とし、基本選択回路Ｓ１１は８０２
゜８０３の出力を入力としている。基本選択回路８２０
は２段目の８１０，８１１の出力を入力としている。
゜８０３の出力を入力としている。基本選択回路８２０
は２段目の８１０，８１１の出力を入力としている。
ａＱ、ａｌ、Ｃ２は選択回路の制御入力で、ａＱは１段
目の基本選択回路ＳＯＯ〜８０３の制御をし、ａＱが論
理１の場合、基本選択回路Ｓ００は入力ｏ１を出力ｌＯ
Ｋ、み１５本選択回路Ｓｏｌは入力ｏ３を出力１１に、
基本選択回路８０２は入力０５を出力１２に、基本選択
回路８０３は入力０７を出力１３に各々伝達する。逆に
制御人力ａＯが論理Ｏの場合、入力００゜０２．０４，
０６が各々出力１０，１１，１２，１３に伝達される。
目の基本選択回路ＳＯＯ〜８０３の制御をし、ａＱが論
理１の場合、基本選択回路Ｓ００は入力ｏ１を出力ｌＯ
Ｋ、み１５本選択回路Ｓｏｌは入力ｏ３を出力１１に、
基本選択回路８０２は入力０５を出力１２に、基本選択
回路８０３は入力０７を出力１３に各々伝達する。逆に
制御人力ａＯが論理Ｏの場合、入力００゜０２．０４，
０６が各々出力１０，１１，１２，１３に伝達される。
同様に、制御人力ａｌ＝論理１の場合、基本選択回路８
１０，８１１の入力１１．１３が出力２０゜２１に伝達
され、制御入力がａｌ＝論理０の場合、基本選択回路８
１０，８１１の入力１０．１２は出力２０．２１に伝達
される。制御人力Ｃ２＝論理１の場合、基本選択回路８
２０の入力２１が出力３０に伝達され、制御人力Ｃ２＝
論理Ｏの場合、基本選択回路８２０の入力２０は出力３
０に伝達される。
１０，８１１の入力１１．１３が出力２０゜２１に伝達
され、制御入力がａｌ＝論理０の場合、基本選択回路８
１０，８１１の入力１０．１２は出力２０．２１に伝達
される。制御人力Ｃ２＝論理１の場合、基本選択回路８
２０の入力２１が出力３０に伝達され、制御人力Ｃ２＝
論理Ｏの場合、基本選択回路８２０の入力２０は出力３
０に伝達される。
上記従来の信号選択回路にあっては全ての入力信号が０
ＭＯ８，で構成される基本選択回路Ｓ００乃至８２０に
印加されていたので、各基本選択回路の寄生容量に基づ
く消費電力が大きくなるという問題点があった。
ＭＯ８，で構成される基本選択回路Ｓ００乃至８２０に
印加されていたので、各基本選択回路の寄生容量に基づ
く消費電力が大きくなるという問題点があった。
すなわち、図３の構成の選択回路の消費電力は以下のよ
うになる。今、図２の基本選択回路のゲートｓ□、ｓ１
の入力容量をＣｏノード１０，１１の容量をＣＩ、ノー
ド２の容量をＣ２とする。０ＭＯ８の消費電力は、動作
周波数をｆ、電源電圧をＶ。
うになる。今、図２の基本選択回路のゲートｓ□、ｓ１
の入力容量をＣｏノード１０，１１の容量をＣＩ、ノー
ド２の容量をＣ２とする。０ＭＯ８の消費電力は、動作
周波数をｆ、電源電圧をＶ。
総容量をＣとするとｆｃＶ２である。
図２の基本選択回路において、入力００，０１にｆなる
周波数の入力が加わると、消費電力は、ｆ ・（２Ｃｏ
＋ ２Ｃｔ ＋ｃ、） Ｖ”とナル。図３ Ｏ，ｉｋ
択回路において入力００〜ｏ７にｆなる周波数の入力が
加わるとすると前記基本選択回路数分だけの、電力を消
費するわけであるから、７・ｆ・（２ｃ、＋２ｃ１’＋
Ｃ，） Ｖ” ＝ ／ （１４Ｃｏ＋１４Ｃｔ＋７Ｃｏ
）Ｖ” トナ；ｂ。
周波数の入力が加わると、消費電力は、ｆ ・（２Ｃｏ
＋ ２Ｃｔ ＋ｃ、） Ｖ”とナル。図３ Ｏ，ｉｋ
択回路において入力００〜ｏ７にｆなる周波数の入力が
加わるとすると前記基本選択回路数分だけの、電力を消
費するわけであるから、７・ｆ・（２ｃ、＋２ｃ１’＋
Ｃ，） Ｖ” ＝ ／ （１４Ｃｏ＋１４Ｃｔ＋７Ｃｏ
）Ｖ” トナ；ｂ。
本発明は、初段を構成する相補型電界効果トランジスタ
のンースにそれぞれゲート回路を接続し、該ゲート回路
を第２段以降に供給される選択信号に基き制御し、第２
段以降で選択されない入力信号を初段に印加させないこ
とにょシ寄生容蓋の減少と、該寄生容量の減少に基づく
消費電力の低下を図るようにしたことを要旨とする。
のンースにそれぞれゲート回路を接続し、該ゲート回路
を第２段以降に供給される選択信号に基き制御し、第２
段以降で選択されない入力信号を初段に印加させないこ
とにょシ寄生容蓋の減少と、該寄生容量の減少に基づく
消費電力の低下を図るようにしたことを要旨とする。
図１は本発明の一実施例を示す図である。
ｓｏｏ 〜Ｓ０３．Ｓ１０，８１１，８２０は、第３図
に示されている基本選択回路であシ、制御人力ａＯ〜ａ
２によシ制御される。図１において、Ｉｏ、１１゜ＡＯ
〜Ａ３は各々インバータと２人力ＡＮＤであシ、入力ａ
１．ａ２をデコードし、出力ａｏｏ、ａｏ１゜ａｌｏ、
ａｌｌのどれか１つの出力のみ論理１となるようなデコ
ーダ回路である。ＧＯ〜Ｇ７は、デコーダの出力ａｏｏ
”−ａｌｌによシ制御される２人力ＡＮＤであシ、非選
択の入力信号が、基本選択回路ＳＯＯ〜８０３，８１０
〜８１１，８２０よシなる選択回路に入らないように入
力をクランプするゲートである。例えば、出力ａＯ＝ａ
ｌ＝ａ２＝１の場合、デコーダの出力ａｌｌのみ論理１
となるため、入力ｄ６．ｄ７のみ選択回路の入力０６，
０７に伝達され、それ以外のｄＯ〜ｄ５はＡＮＤ回路Ｇ
Ｏ〜０５によシ、阻止されてしまうため、入力００〜０
５は論理０のままとなる。また、制御人力ａＯ＝ａ１＝
ａ２が１のため、選択回路は、入力０７のみが０７→１
３→２１→３０の経路で伝達される。ＡＮＤ回路ＧＱ、
Ｇ７の入力容量を０３とすると、消費電力に関連する容
量は、ＡＮＤ回路ＧＯ〜Ｇ７の入力容量、８×Ｃ１と、
基本選択回路８００〜８０２は入力がＯのため消費電力
は０となるので、基本選択回路８０３の容量（２ＣＯ＋
２Ｃｔ＋Ｃｚ）と、基本選択回路８１０の入力はＯのた
め、消費電力はＯＫなシ基本選択回路Ｓ１１の１２人力
は入力０となることから２段目の容量、（Ｃ６＋Ｃ１＋
０２ ）と、Ｓ２０の入力２０は０のため、３段目の
容量（Ｃｅ＋ ＣＩ ＋ Ｃｘ ）との合計になる。消
費電力に関連する容量はｓ ８ ×Ｃｓ ＋ （Ｚ Ｃ
。
に示されている基本選択回路であシ、制御人力ａＯ〜ａ
２によシ制御される。図１において、Ｉｏ、１１゜ＡＯ
〜Ａ３は各々インバータと２人力ＡＮＤであシ、入力ａ
１．ａ２をデコードし、出力ａｏｏ、ａｏ１゜ａｌｏ、
ａｌｌのどれか１つの出力のみ論理１となるようなデコ
ーダ回路である。ＧＯ〜Ｇ７は、デコーダの出力ａｏｏ
”−ａｌｌによシ制御される２人力ＡＮＤであシ、非選
択の入力信号が、基本選択回路ＳＯＯ〜８０３，８１０
〜８１１，８２０よシなる選択回路に入らないように入
力をクランプするゲートである。例えば、出力ａＯ＝ａ
ｌ＝ａ２＝１の場合、デコーダの出力ａｌｌのみ論理１
となるため、入力ｄ６．ｄ７のみ選択回路の入力０６，
０７に伝達され、それ以外のｄＯ〜ｄ５はＡＮＤ回路Ｇ
Ｏ〜０５によシ、阻止されてしまうため、入力００〜０
５は論理０のままとなる。また、制御人力ａＯ＝ａ１＝
ａ２が１のため、選択回路は、入力０７のみが０７→１
３→２１→３０の経路で伝達される。ＡＮＤ回路ＧＱ、
Ｇ７の入力容量を０３とすると、消費電力に関連する容
量は、ＡＮＤ回路ＧＯ〜Ｇ７の入力容量、８×Ｃ１と、
基本選択回路８００〜８０２は入力がＯのため消費電力
は０となるので、基本選択回路８０３の容量（２ＣＯ＋
２Ｃｔ＋Ｃｚ）と、基本選択回路８１０の入力はＯのた
め、消費電力はＯＫなシ基本選択回路Ｓ１１の１２人力
は入力０となることから２段目の容量、（Ｃ６＋Ｃ１＋
０２ ）と、Ｓ２０の入力２０は０のため、３段目の
容量（Ｃｅ＋ ＣＩ ＋ Ｃｘ ）との合計になる。消
費電力に関連する容量はｓ ８ ×Ｃｓ ＋ （Ｚ Ｃ
。
＋２ＣＩ＋Ｃ鵞） ＋ （Ｃ，＋Ｃ１＋０２） ＋ （
Ｃ・十〇ｌ十〇、）＝８ ｃｍ＋ ４０．＋ ４ Ｃ１
＋ ３ Ｃｚであシ、消費電力は、／（８Ｃｓ＋４Ｃｏ
＋４Ｃｔ＋３Ｃｚ）Ｖ” トｆｘルｏ 従ッテ、従来回
路図３の消費電力／ （１４ｃｏ＋ １４ ｃ！＋ ７
Ｃｏ）ｖ２と比べると大幅に消費電力の削減をはかる
ことができる。
Ｃ・十〇ｌ十〇、）＝８ ｃｍ＋ ４０．＋ ４ Ｃ１
＋ ３ Ｃｚであシ、消費電力は、／（８Ｃｓ＋４Ｃｏ
＋４Ｃｔ＋３Ｃｚ）Ｖ” トｆｘルｏ 従ッテ、従来回
路図３の消費電力／ （１４ｃｏ＋ １４ ｃ！＋ ７
Ｃｏ）ｖ２と比べると大幅に消費電力の削減をはかる
ことができる。
以上説明してきたように、本発明によれば、ゲート回路
によシ２段以降に排除される入力を初段に印加しないよ
うにしたので、寄生容量を低下させることができ消費電
力を減少させることができる。
によシ２段以降に排除される入力を初段に印加しないよ
うにしたので、寄生容量を低下させることができ消費電
力を減少させることができる。
第１図は本発明の一実施例を示す回路図、第２図は基本
選択回路の回路図、第３図は従来例の回路図である。 ＳＯＯ乃至８０３・・・・・・第１選択段、Ｓ１０乃至
８１１・・・・・・第２選択段、Ｓ２０・・・・・・次
段、ＩＱ、ＩＩ。 ＡＯ乃至Ａ３ 、Ｇｏ乃至Ｇ７・・・・・・ゲート回路
。 ネ１ 図 ｃｏ ｃｌ 早う図
選択回路の回路図、第３図は従来例の回路図である。 ＳＯＯ乃至８０３・・・・・・第１選択段、Ｓ１０乃至
８１１・・・・・・第２選択段、Ｓ２０・・・・・・次
段、ＩＱ、ＩＩ。 ＡＯ乃至Ａ３ 、Ｇｏ乃至Ｇ７・・・・・・ゲート回路
。 ネ１ 図 ｃｏ ｃｌ 早う図
Claims (1)
- Ｐチャンネル型電界効果トランジスタのソースとドレイ
ンとをＮチャンネル型電界効果トランジスタのソースと
ドレインとにそれぞれ接続した相補型電界効果トランジ
スタを複数設け該複数の相補型電界効果トランジスタの
各ソースにそれぞれ入力される入力信号を複数の相補型
電界効果トランジスタのゲートに印加される第１選択信
号に基づき入力信号の半数だけ選択し出力する第１選択
段と、Ｐチャンネル型電界効果トランジスタのソースと
ドレインとをＮチャンネル型電界効果トランジスタのソ
ースとドレインとにそれぞれ接続した相補型電界効果ト
ランジスタを複数設け該相補型電界効果トランジスタの
各ソースに前記初段の出力を供給しゲートに印加される
第２選択信号に基づき入力信号をさらに半数だけ選択し
次段に出力する第２選択段とを含む信号選択回路におい
て、前記初段の各相補型電界効果トランジスタのソース
にそれぞれゲート回路を接続し、該ゲート回路の入力端
子に前記入力信号を供給すると共に、第２段以降に供給
される選択信号に基き第２段以降に排除される入力信号
を判別し該判別結果に従い第２段以降で排除されない入
力信号の通過を指示する通過信号を前記ゲート回路に供
給する手段を設けて成る信号選択回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60246519A JPH0691445B2 (ja) | 1985-11-01 | 1985-11-01 | 信号選択回路 |
| CA000521899A CA1264843A (en) | 1985-11-01 | 1986-10-31 | Semiconductor integrated switching apparatus |
| US06/925,593 US4780716A (en) | 1985-11-01 | 1986-10-31 | Semiconductor integrated switching apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60246519A JPH0691445B2 (ja) | 1985-11-01 | 1985-11-01 | 信号選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62105524A true JPS62105524A (ja) | 1987-05-16 |
| JPH0691445B2 JPH0691445B2 (ja) | 1994-11-14 |
Family
ID=17149600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60246519A Expired - Lifetime JPH0691445B2 (ja) | 1985-11-01 | 1985-11-01 | 信号選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691445B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007057832A2 (en) * | 2005-11-15 | 2007-05-24 | Nxp B.V. | Vector shuffle unit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165623A (ja) * | 1984-09-07 | 1986-04-04 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓセレクタ回路 |
-
1985
- 1985-11-01 JP JP60246519A patent/JPH0691445B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165623A (ja) * | 1984-09-07 | 1986-04-04 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓセレクタ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007057832A2 (en) * | 2005-11-15 | 2007-05-24 | Nxp B.V. | Vector shuffle unit |
| WO2007057832A3 (en) * | 2005-11-15 | 2007-08-02 | Nxp Bv | Vector shuffle unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691445B2 (ja) | 1994-11-14 |
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