JPS6038054B2 - 排他的論理和回路 - Google Patents
排他的論理和回路Info
- Publication number
- JPS6038054B2 JPS6038054B2 JP52122372A JP12237277A JPS6038054B2 JP S6038054 B2 JPS6038054 B2 JP S6038054B2 JP 52122372 A JP52122372 A JP 52122372A JP 12237277 A JP12237277 A JP 12237277A JP S6038054 B2 JPS6038054 B2 JP S6038054B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- exclusive
- input
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Description
【発明の詳細な説明】
この発明は、排他的論理和回路に関し、特に、ＭＩＳＦ
ＥＴ（絶縁ゲート型電界効果トランジスタ、以下同じ）
で構成された相補型排他的論理和回路（Ｅｘｃｌｕｓｉ
ｖｅＯＲとＥｘｃｌ瓜ｉｖｅＮＯＲを含む）を対象とす
る。
ＥＴ（絶縁ゲート型電界効果トランジスタ、以下同じ）
で構成された相補型排他的論理和回路（Ｅｘｃｌｕｓｉ
ｖｅＯＲとＥｘｃｌ瓜ｉｖｅＮＯＲを含む）を対象とす
る。
この発明は、構成素子数が少ない相補型排他的論理和回
路を提供するためになされた。
路を提供するためになされた。
この発明は、同一の回路でＥｘｃｌ雌ｊｖＯＲ，ＮＯＲ
出力が得られる相補型排他的論理和回路を提供するため
なされた。以下、実施例により、この発明を具体的に説
明する。
出力が得られる相補型排他的論理和回路を提供するため
なされた。以下、実施例により、この発明を具体的に説
明する。
図面は、この発明の一実施例を示す回路図である。
入力端子Ａ，Ｂと出力端子×との間に、それぞれ他方の
入力端子Ｂ，Ａに印加される入力信号で制御されるｐチ
ャンネル型ＭＩＳＦＥＴＱ，Ｑ４を設ける。
入力端子Ｂ，Ａに印加される入力信号で制御されるｐチ
ャンネル型ＭＩＳＦＥＴＱ，Ｑ４を設ける。
このＸと基準電位端子Ｖ２との間に、ｎチャンネル型Ｍ
ＩＳＦＥＴＱ．を設け、このＭＩＳＦＥＴＴ，を後述す
る回路の出力端子Ｘの出力信号で制御する。入力端子Ａ
，Ｂと出力端子×との間に、それぞれ他方の入力端子Ａ
，Ｂに印加される入力信号で制御されるｎチャンネル型
ＭＩＳＦＥＴは，Ｑ６を設ける。
ＩＳＦＥＴＱ．を設け、このＭＩＳＦＥＴＴ，を後述す
る回路の出力端子Ｘの出力信号で制御する。入力端子Ａ
，Ｂと出力端子×との間に、それぞれ他方の入力端子Ａ
，Ｂに印加される入力信号で制御されるｎチャンネル型
ＭＩＳＦＥＴは，Ｑ６を設ける。
この出力端子Ｘと正の電源電圧端子Ｖ，との間に、ｐチ
ャンネル型ＭＩＳＦＥＴＱ２を設け、このＭＩＳＦＥＴ
Ｑを前述した回路の出力端子Ｘの出力信号で制御する。
次に、電源電圧側レベルＶ３を“１”とし、基準電位側
様子Ｖ２を“０”とする正論理により、この回路の動作
を説明する。
ャンネル型ＭＩＳＦＥＴＱ２を設け、このＭＩＳＦＥＴ
Ｑを前述した回路の出力端子Ｘの出力信号で制御する。
次に、電源電圧側レベルＶ３を“１”とし、基準電位側
様子Ｖ２を“０”とする正論理により、この回路の動作
を説明する。
１ 入力端子Ａ，Ｂに印加する入力信号Ａ，Ｂが共に“
１”のとき、この入力信号Ａ，Ｂで制御される駆動 肌ＳＦＥＴの う ち、ｎ チャ ン ネル型肌ＳＦＥ
ＴＱ５，Ｑはオンし、ｐチャンネル型ＭＩＳＦＥＴＱ３
．Ｑはオフする。
１”のとき、この入力信号Ａ，Ｂで制御される駆動 肌ＳＦＥＴの う ち、ｎ チャ ン ネル型肌ＳＦＥ
ＴＱ５，Ｑはオンし、ｐチャンネル型ＭＩＳＦＥＴＱ３
．Ｑはオフする。
一方、上記駆動ＭＩＳＦＥＴＱ３，Ｑ４の負荷を構成す
るｎチャンネル型ＭＩＳＦＥＴＱ，は、上記ＭＩＳＦＥ
ＴＱ，Ｑ６のオンにより、入力信号の“１”レベルが印
加されるため、オンし、出力端子Ｘの出力レベルを“０
”とする。これにより、上記ＭＩＳＦＥＴ処，Ｑの負荷
を構成するｐチャンネル型ＭＩＳＦＥＴＱ２はオフし、
出力端子Ｘの出力レベルは、上記ＭＩＳＦＥＴＱ５，Ｑ
６を通した入力信号レベルである“１”となる。
るｎチャンネル型ＭＩＳＦＥＴＱ，は、上記ＭＩＳＦＥ
ＴＱ，Ｑ６のオンにより、入力信号の“１”レベルが印
加されるため、オンし、出力端子Ｘの出力レベルを“０
”とする。これにより、上記ＭＩＳＦＥＴ処，Ｑの負荷
を構成するｐチャンネル型ＭＩＳＦＥＴＱ２はオフし、
出力端子Ｘの出力レベルは、上記ＭＩＳＦＥＴＱ５，Ｑ
６を通した入力信号レベルである“１”となる。
この動作より明らかなように、駆動
ＭＩＳＦＥＴＱ３，Ｑ４に対する負荷ＭＩＳＦＥＴＱ，
及び駆動ＭＩＳＦＥＴＱ５，Ｑ６に対する負荷ＭＳＦＥ
ＴＱ２は、それぞれ相補型に動作して、入出力端子間に
直流電流を流すことなく、出力様子Ｘにはィクスクルシ
ブＯＲ出力を、出力端子ＸにはイクスクルシブＮＯＲ出
力を得るものである。
及び駆動ＭＩＳＦＥＴＱ５，Ｑ６に対する負荷ＭＳＦＥ
ＴＱ２は、それぞれ相補型に動作して、入出力端子間に
直流電流を流すことなく、出力様子Ｘにはィクスクルシ
ブＯＲ出力を、出力端子ＸにはイクスクルシブＮＯＲ出
力を得るものである。
２ 入力端子Ａ，Ｂに印加する入力信号Ａ，Ｂが共に“
０”のとき、この場合は、ｐチャンネル型ＭＩＳＦＥＴ
Ｑ３，Ｑがオンし、ｎチャンネル型ＭＩＳＦＥＴＱ５，
Ｑ６がオフする。
０”のとき、この場合は、ｐチャンネル型ＭＩＳＦＥＴ
Ｑ３，Ｑがオンし、ｎチャンネル型ＭＩＳＦＥＴＱ５，
Ｑ６がオフする。
したがって、上記ＭＩＳＦＥＴＱ３，Ｑのオンにより、
“０”レベルが印加されるｐチャンネル型ＭＩＳＦＥＴ
Ｑ２がオンし、このＭＩＳＦＥＴＱ２のオンにより、‘
‘１”レベルが印加されるｎチャンネル型ＭＩＳＦＥＴ
Ｑ，をオンする。これにより、駆動ＭＩＳＦＥＴＱ，Ｑ
６に対する負荷ＭＩＳＦＥＴＱ２は、相補的に動作して
、その出力端子Ｘに、ィクスクルシブＮＯＲ出力を得る
ものである。
“０”レベルが印加されるｐチャンネル型ＭＩＳＦＥＴ
Ｑ２がオンし、このＭＩＳＦＥＴＱ２のオンにより、‘
‘１”レベルが印加されるｎチャンネル型ＭＩＳＦＥＴ
Ｑ，をオンする。これにより、駆動ＭＩＳＦＥＴＱ，Ｑ
６に対する負荷ＭＩＳＦＥＴＱ２は、相補的に動作して
、その出力端子Ｘに、ィクスクルシブＮＯＲ出力を得る
ものである。
しかし、駆動ＭＩＳＦＥＴＱ，Ｑ４に対する負荷ＭＩＳ
ＦＥＴＱ，は、これらが共にオンするものであるが、こ
の回路の入出力端子間は同電位“０”レベル）となるた
め直流電流は流れず、実質的に相補回路として、その出
力端子Ｘに、ィクスクルシブＯＲ出力を得ることができ
る。３ 入力端子Ａに印加する入力信号Ａが“１”入力
端子Ｂに印加する入力信号Ｂが“０”のとき、このとき
は、“０”レベル印加される駆動ＭＩＳＦＥＴＱ３がオ
ンし、入力信号Ａの“１”しベルを出力端子Ｘに伝達す
る。
ＦＥＴＱ，は、これらが共にオンするものであるが、こ
の回路の入出力端子間は同電位“０”レベル）となるた
め直流電流は流れず、実質的に相補回路として、その出
力端子Ｘに、ィクスクルシブＯＲ出力を得ることができ
る。３ 入力端子Ａに印加する入力信号Ａが“１”入力
端子Ｂに印加する入力信号Ｂが“０”のとき、このとき
は、“０”レベル印加される駆動ＭＩＳＦＥＴＱ３がオ
ンし、入力信号Ａの“１”しベルを出力端子Ｘに伝達す
る。
また、“１”レベルが印加される駆動ＭＩＳＦＥＴＱが
オンし、入力信号（Ｈ）の“０”レベルを出力端子Ｘに
伝達する。したがって、上記“１”レベルで制御される
ｐチャンネル型ＭＩＳＦＥＴＱ２及び“０”レベルで制
御されるｎチャンネル型肌ＳＦＥＴＱ，さま共にオフす
る。
オンし、入力信号（Ｈ）の“０”レベルを出力端子Ｘに
伝達する。したがって、上記“１”レベルで制御される
ｐチャンネル型ＭＩＳＦＥＴＱ２及び“０”レベルで制
御されるｎチャンネル型肌ＳＦＥＴＱ，さま共にオフす
る。
なお、入力信号Ａが“０”、Ｂが“１”のときは、上記
駆動ＭＩＳＦＥＴＱ，Ｑ６がオフし、駆動ＭＳＦＥＴＱ
４，Ｑ５がオ ン し て、駆動肌ＳＦＥＴＱ３，Ｑ４
，Ｑ，Ｑが逆に動作するだけで、出力信号Ｘ，Ｘは変ら
ず、負荷ＭＩＳＦＥＴＱ，，Ｑ２は共にオフとなる。
駆動ＭＩＳＦＥＴＱ，Ｑ６がオフし、駆動ＭＳＦＥＴＱ
４，Ｑ５がオ ン し て、駆動肌ＳＦＥＴＱ３，Ｑ４
，Ｑ，Ｑが逆に動作するだけで、出力信号Ｘ，Ｘは変ら
ず、負荷ＭＩＳＦＥＴＱ，，Ｑ２は共にオフとなる。
このため、入出力端子間、及び両入力端子間のＭＩＳＦ
ＥＴは、相補的に動作して、これらの端子間には直流電
流を流さず、出力端子×には“１”レベル、出力端子Ｘ
には“０”レベルを得ることができる。以上の動作を次
の真理値表に示す。
ＥＴは、相補的に動作して、これらの端子間には直流電
流を流さず、出力端子×には“１”レベル、出力端子Ｘ
には“０”レベルを得ることができる。以上の動作を次
の真理値表に示す。
真理値表
以上の動作説明により明らかなように、この実施例の回
路により、排他的論理和回路（ＥｘｃｌｕｓｉｖｅＯＲ
，Ｅｘｃｌ順ｉｖｅＮＯＲ）を得ることができる。
路により、排他的論理和回路（ＥｘｃｌｕｓｉｖｅＯＲ
，Ｅｘｃｌ順ｉｖｅＮＯＲ）を得ることができる。
この回路は、構成要素数が６個と少なく、かつ同一回路
でイクスクルシブＯＲとイクスクルシプＮＯＲ出力が得
られ、しかも相補型回路としたものである。
でイクスクルシブＯＲとイクスクルシプＮＯＲ出力が得
られ、しかも相補型回路としたものである。
このため、この回路をユニットセル化（標準回路ブロッ
ク）した場合、その用途が広いことにより、実装設計を
容易（機械化）にすることにも寄与するものとなる。こ
の発明は、前記実施例に限定されず、電源端子の極性を
逆にした場合は、ＭＩＳＦＥＴの導電型を逆にすればよ
い。
ク）した場合、その用途が広いことにより、実装設計を
容易（機械化）にすることにも寄与するものとなる。こ
の発明は、前記実施例に限定されず、電源端子の極性を
逆にした場合は、ＭＩＳＦＥＴの導電型を逆にすればよ
い。
図面は、この発明の一実施例を示す回路図である。
Claims (1)
- １ 第１の電源端子と第１の出力端子との間に設けられ
、第２の出力信号で制御される第１導電型のＭＩＳＦＥ
ＴＱ＿１と、第２の電源端子と第２の出力端子との間に
設けられ、第１の出力信号で制御される第２導電型のＭ
ＩＳＦＥＴＱ＿２と、第１、第２の入力端子と第１の出
力端子との間に設けられ、互いに他方の入力信号で制御
される第２導電型のＭＩＳＦＥＴＱ＿３，Ｑ＿４と、第
１、第２の入力端子と第２の出力端子との間に設けられ
、互いに他方の入力信号で制御される第１導電型のＭＩ
ＳＦＥＴＱ＿５，Ｑ＿６とを具備することを特徴とする
排他的論理和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52122372A JPS6038054B2 (ja) | 1977-10-14 | 1977-10-14 | 排他的論理和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52122372A JPS6038054B2 (ja) | 1977-10-14 | 1977-10-14 | 排他的論理和回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5456350A JPS5456350A (en) | 1979-05-07 |
| JPS6038054B2 true JPS6038054B2 (ja) | 1985-08-29 |
Family
ID=14834211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52122372A Expired JPS6038054B2 (ja) | 1977-10-14 | 1977-10-14 | 排他的論理和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038054B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066041A (ja) * | 2004-08-30 | 2006-03-09 | Oki Electric Ind Co Ltd | メモリテスト回路 |
-
1977
- 1977-10-14 JP JP52122372A patent/JPS6038054B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066041A (ja) * | 2004-08-30 | 2006-03-09 | Oki Electric Ind Co Ltd | メモリテスト回路 |
| JP4627644B2 (ja) * | 2004-08-30 | 2011-02-09 | Ｏｋｉセミコンダクタ株式会社 | メモリテスト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5456350A (en) | 1979-05-07 |
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