JPH0125251B2 - - Google Patents
Info
- Publication number
- JPH0125251B2 JPH0125251B2 JP55066122A JP6612280A JPH0125251B2 JP H0125251 B2 JPH0125251 B2 JP H0125251B2 JP 55066122 A JP55066122 A JP 55066122A JP 6612280 A JP6612280 A JP 6612280A JP H0125251 B2 JPH0125251 B2 JP H0125251B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- signal line
- channel
- transistors
- channel enhancement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/003—Changing the DC level
- H03K5/007—Base line stabilisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
本発明は信号線駆動回路に関する。
一つの信号線を共通の信号線として、この信号
線を交互に駆動する複数個の信号線駆動回路から
構成される信号駆動系において、選択された唯一
つの信号線駆動回路（以下駆動回路という）が信
号線に論理１又は論理０のレベルの信号を信号線
のインピーダンスに対して等しいか低いインピー
ダンスで駆動し送出する。その他の駆動回路は出
力オフとなり、この出力回路のインピーダンスは
極めて高くなり、この出力オフの状態の駆動回路
と信号線の結合は疎となり、駆動回路に対し信号
線はいわゆる浮いた状態となる。 この様に複数の駆動回路が一つの信号線に接続
されていても、選択された唯一つ駆動回路だけが
信号線を駆動する。このため、複数の駆動回路が
同時に共通の信号線を駆動する様なことはない。 この様な回路の従来例を第１図に示す。直流電
源端子５とアースとの間にＰチヤンネルのMOS
トランジスタ１（以後MOS Tr）とｎチヤンネ
ルのMOS Tr２とが直列に接続され、相互接続
点の出力端子１３に信号線３が接続されている。
トランジスタ１の入力端子１１及びトランジスタ
２の入力端子１２に加えられる入力信号と出力端
子１３に現われる出力との関係は下表に示され
る。
線を交互に駆動する複数個の信号線駆動回路から
構成される信号駆動系において、選択された唯一
つの信号線駆動回路（以下駆動回路という）が信
号線に論理１又は論理０のレベルの信号を信号線
のインピーダンスに対して等しいか低いインピー
ダンスで駆動し送出する。その他の駆動回路は出
力オフとなり、この出力回路のインピーダンスは
極めて高くなり、この出力オフの状態の駆動回路
と信号線の結合は疎となり、駆動回路に対し信号
線はいわゆる浮いた状態となる。 この様に複数の駆動回路が一つの信号線に接続
されていても、選択された唯一つ駆動回路だけが
信号線を駆動する。このため、複数の駆動回路が
同時に共通の信号線を駆動する様なことはない。 この様な回路の従来例を第１図に示す。直流電
源端子５とアースとの間にＰチヤンネルのMOS
トランジスタ１（以後MOS Tr）とｎチヤンネ
ルのMOS Tr２とが直列に接続され、相互接続
点の出力端子１３に信号線３が接続されている。
トランジスタ１の入力端子１１及びトランジスタ
２の入力端子１２に加えられる入力信号と出力端
子１３に現われる出力との関係は下表に示され
る。
【表】
入力が選択の状態のときは、入力端子１１，１
２は共に論理１、又は論理０の入力が与えられて
いる。入力端子１１＝１２＝論理１のときは、ト
ランジスタ１は非導通、トランジスタ２は導通と
なり、信号線１３は論理０となる。また、入力端
子１１＝１２＝論理０のときは、トランジスタ１
は導通、トランジスタ２は非導通となり、信号線
３は論理１に駆動される。また、入力が非選択状
態のときは、入力端子１１＝論理１、入力端子１
２＝論理０となり、トランジスタ１及び２は非導
通となり、信号線３への出力は不定（オフ）であ
る。 駆動回路が選択されているとき、トランジスタ
１又は２のどちらかのトランジスタが導通状態で
あり、信号線３に対して他の信号線からのノイズ
の影響は受けにくいが、すべての駆動回路が非選
択のとき、各駆動回路のトランジスタ１，２は共
に非導通であるため、信号線３はどこにも接続さ
れないいわゆるフローテイング状態となる。この
ため他の信号線等からのノイズを受けやすい。特
に駆動信号系を入力インピーダンスの高いMOS
型のトランジスタで構成したシステムでは、この
影響が著しく極端な場合、信号線に電荷が蓄積さ
れ、この信号線に接続されたトランジスタを破壊
するという欠点があつた。 本発明の目的は、非選択のときその出力端子に
接続される信号線がフローテイングの状態となる
ことを防止し、この信号線の誘起ノイズを少く
し、かつIC化しやすい信号線駆動回路を提供す
ることにある。 本発明は、電源間にＰチヤンネルエンハンスメ
ントトランジスタとＮチヤンネルエンハンスメン
トトランジスタとを直列に接続し、その直列接続
点を出力端とする信号線駆動回路において、前記
Ｐチヤンネルエンハンスメントトランジスタと同
じ側にＰチヤンネルデプレツシヨントランジスタ
を配置し、前記Ｎチヤンネルエンハンスメントト
ランジスタと同じ側にＮチヤンネルデプレツシヨ
ントランジスタを配置し、該Ｐチヤンネルデプレ
ツシヨントランジスタとＮチヤンネルデプレツシ
ヨントランジスタとを前記電源間に直列に接続
し、その直列接続点を前記出力端に接続するとと
もに、前記Ｐチヤンネルエンハンスメントトラン
ジスタへの第１の入力信号を前記Ｐチヤンネルデ
プレツシヨントランジスタのゲートに与え、前記
Ｎチヤンネルエンハンスメントトランジスタへの
第２の入力信号を前記Ｎチヤンネルデプレツシヨ
ントランジスタのゲートに与えるようになし、該
第１及び第２の入力信号によつて前記Ｐチヤンネ
ルエンハンスメントトランジスタ及び前記Ｎチヤ
ンネルエンハンスメントトランジスタのいずれか
一方をオンせしめる第１の状態といずれもオフす
る第２の状態とを選択的に制御することを特徴と
するものである。 第２図は本発明の参考例の回路図である。 第２図において、スイツチング素子、例えば、
ｐチヤンネルMOSトランジスタ１とｎチヤンネ
ルMOSトランジスタ２は、電源端子５とアース
との間に直列に接続され、さらに電源端子５とア
ース間には、トランジスタ１と２に比べ1/10〜1/
１０００の電流しか流れないトランジスタ２１と２２
の直列回路が接続され、トランジスタ２１と２２
の相互接続点およびそのゲートはトランジスタ１
と２との相互接続点に共に接続されている。 トランジスタ１と２の入力端子１１と１２が非
選択の状態にあるとき、トランジスタ１と２との
出力はオフである。しかし、トランジスタ２１と
２２は共に導通しているため、出力端子１３の電
圧は電源電圧がトランジスタ２１と２２により分
割された電圧となる。 選択時には、トランジスタ１または２のトラン
ジスタのいずれかが導通となる。このとき、トラ
ンジスタ２１，２２が導通であるが、トランジス
タ１または２の電流がはるかに大きく、トランジ
スタ２１，２２の影響は無視できる。 この様に、トランジスタ２１，２２を従来の信
号線駆動回路に付加する事により、駆動回路が非
選択時にもトランジスタ２１，２２が共に導通を
保つ事により出力は有限のインピーダンスを持
ち、信号線３に誘起する雑音電圧は軽減される。
また、信号線に電荷が蓄積され、そのために、こ
の信号線に接続されたトランジスタが破壊すると
いうような事故もなくなる。 第３図は本発明の実施例の回路図である。 トランジスタ３１，３２はそれぞれデプレツシ
ヨン型のｐ型及びｎ型のトランジスタであり、そ
のゲート電極はＰチヤンネルエンハンスメントト
ランジスタ１およびＮチヤンネルエンハンスメン
トトランジスタ２のゲート電極にそれぞれ接続さ
れている。即ち、選択信号をそのままうけて動作
するように構成されている。かかる構成によれば
ｐチヤンネルトランジスタ１と３１およびＮチヤ
ンネルトランジスタ２と３２は共に同一ゲート入
力信号で動作する。そのため、入力端子１１と１
２が非選択のときは、トランジスタ１，２はとも
に非導通であるが、トランジスタ３１，３２はデ
プレツシヨン型であるため、導通を保ち、信号線
３をフローテイング状態にすることはない。 しかも、選択時にはトランジスタ３１，３２が
選択信号を直接うけているため、例えばｐチヤン
ネルトランジスタ１がオンのときトランジスタ３
１もより深くオンし、２つのトランジスタを介し
て電流が信号線３に供給されるため信号のSN比
が非常によくなるという利点を有している。な
お、トランジスタ２，３２についても同様の効果
がえられることは明らかである。 以上説明した様に、本発明によれば、非選択の
ときに、小電流で導通しているトランジスタを駆
動回路出力である信号線につなぐ事により、信号
線の雑音を減少する事ができる。また、このトラ
ンジスタは選択時には信号のSN比改善のために
働くので２重の効果をえることができる。なお、
デプレツシヨントランジスタ３１，３２は駆動用
トランジスタの1/10〜1/1000の面積を必要とする
だけでなく、しかも製造も容易であるため、これ
を付加することによる素子収容面積も僅かであ
り、極めて容易に作成できる。
２は共に論理１、又は論理０の入力が与えられて
いる。入力端子１１＝１２＝論理１のときは、ト
ランジスタ１は非導通、トランジスタ２は導通と
なり、信号線１３は論理０となる。また、入力端
子１１＝１２＝論理０のときは、トランジスタ１
は導通、トランジスタ２は非導通となり、信号線
３は論理１に駆動される。また、入力が非選択状
態のときは、入力端子１１＝論理１、入力端子１
２＝論理０となり、トランジスタ１及び２は非導
通となり、信号線３への出力は不定（オフ）であ
る。 駆動回路が選択されているとき、トランジスタ
１又は２のどちらかのトランジスタが導通状態で
あり、信号線３に対して他の信号線からのノイズ
の影響は受けにくいが、すべての駆動回路が非選
択のとき、各駆動回路のトランジスタ１，２は共
に非導通であるため、信号線３はどこにも接続さ
れないいわゆるフローテイング状態となる。この
ため他の信号線等からのノイズを受けやすい。特
に駆動信号系を入力インピーダンスの高いMOS
型のトランジスタで構成したシステムでは、この
影響が著しく極端な場合、信号線に電荷が蓄積さ
れ、この信号線に接続されたトランジスタを破壊
するという欠点があつた。 本発明の目的は、非選択のときその出力端子に
接続される信号線がフローテイングの状態となる
ことを防止し、この信号線の誘起ノイズを少く
し、かつIC化しやすい信号線駆動回路を提供す
ることにある。 本発明は、電源間にＰチヤンネルエンハンスメ
ントトランジスタとＮチヤンネルエンハンスメン
トトランジスタとを直列に接続し、その直列接続
点を出力端とする信号線駆動回路において、前記
Ｐチヤンネルエンハンスメントトランジスタと同
じ側にＰチヤンネルデプレツシヨントランジスタ
を配置し、前記Ｎチヤンネルエンハンスメントト
ランジスタと同じ側にＮチヤンネルデプレツシヨ
ントランジスタを配置し、該Ｐチヤンネルデプレ
ツシヨントランジスタとＮチヤンネルデプレツシ
ヨントランジスタとを前記電源間に直列に接続
し、その直列接続点を前記出力端に接続するとと
もに、前記Ｐチヤンネルエンハンスメントトラン
ジスタへの第１の入力信号を前記Ｐチヤンネルデ
プレツシヨントランジスタのゲートに与え、前記
Ｎチヤンネルエンハンスメントトランジスタへの
第２の入力信号を前記Ｎチヤンネルデプレツシヨ
ントランジスタのゲートに与えるようになし、該
第１及び第２の入力信号によつて前記Ｐチヤンネ
ルエンハンスメントトランジスタ及び前記Ｎチヤ
ンネルエンハンスメントトランジスタのいずれか
一方をオンせしめる第１の状態といずれもオフす
る第２の状態とを選択的に制御することを特徴と
するものである。 第２図は本発明の参考例の回路図である。 第２図において、スイツチング素子、例えば、
ｐチヤンネルMOSトランジスタ１とｎチヤンネ
ルMOSトランジスタ２は、電源端子５とアース
との間に直列に接続され、さらに電源端子５とア
ース間には、トランジスタ１と２に比べ1/10〜1/
１０００の電流しか流れないトランジスタ２１と２２
の直列回路が接続され、トランジスタ２１と２２
の相互接続点およびそのゲートはトランジスタ１
と２との相互接続点に共に接続されている。 トランジスタ１と２の入力端子１１と１２が非
選択の状態にあるとき、トランジスタ１と２との
出力はオフである。しかし、トランジスタ２１と
２２は共に導通しているため、出力端子１３の電
圧は電源電圧がトランジスタ２１と２２により分
割された電圧となる。 選択時には、トランジスタ１または２のトラン
ジスタのいずれかが導通となる。このとき、トラ
ンジスタ２１，２２が導通であるが、トランジス
タ１または２の電流がはるかに大きく、トランジ
スタ２１，２２の影響は無視できる。 この様に、トランジスタ２１，２２を従来の信
号線駆動回路に付加する事により、駆動回路が非
選択時にもトランジスタ２１，２２が共に導通を
保つ事により出力は有限のインピーダンスを持
ち、信号線３に誘起する雑音電圧は軽減される。
また、信号線に電荷が蓄積され、そのために、こ
の信号線に接続されたトランジスタが破壊すると
いうような事故もなくなる。 第３図は本発明の実施例の回路図である。 トランジスタ３１，３２はそれぞれデプレツシ
ヨン型のｐ型及びｎ型のトランジスタであり、そ
のゲート電極はＰチヤンネルエンハンスメントト
ランジスタ１およびＮチヤンネルエンハンスメン
トトランジスタ２のゲート電極にそれぞれ接続さ
れている。即ち、選択信号をそのままうけて動作
するように構成されている。かかる構成によれば
ｐチヤンネルトランジスタ１と３１およびＮチヤ
ンネルトランジスタ２と３２は共に同一ゲート入
力信号で動作する。そのため、入力端子１１と１
２が非選択のときは、トランジスタ１，２はとも
に非導通であるが、トランジスタ３１，３２はデ
プレツシヨン型であるため、導通を保ち、信号線
３をフローテイング状態にすることはない。 しかも、選択時にはトランジスタ３１，３２が
選択信号を直接うけているため、例えばｐチヤン
ネルトランジスタ１がオンのときトランジスタ３
１もより深くオンし、２つのトランジスタを介し
て電流が信号線３に供給されるため信号のSN比
が非常によくなるという利点を有している。な
お、トランジスタ２，３２についても同様の効果
がえられることは明らかである。 以上説明した様に、本発明によれば、非選択の
ときに、小電流で導通しているトランジスタを駆
動回路出力である信号線につなぐ事により、信号
線の雑音を減少する事ができる。また、このトラ
ンジスタは選択時には信号のSN比改善のために
働くので２重の効果をえることができる。なお、
デプレツシヨントランジスタ３１，３２は駆動用
トランジスタの1/10〜1/1000の面積を必要とする
だけでなく、しかも製造も容易であるため、これ
を付加することによる素子収容面積も僅かであ
り、極めて容易に作成できる。
第１図は従来の信号線駆動回路の回路図、第２
図は本発明の参考例を示す回路図、第３図は本発
明の実施例の回路図である。 １，２……スイツチング素子、３……信号線、
４……直流電源端子、１１，１２……入力端子、
１３……出力端子、２１，２２，３１，３２……
付加トランジスタ。
図は本発明の参考例を示す回路図、第３図は本発
明の実施例の回路図である。 １，２……スイツチング素子、３……信号線、
４……直流電源端子、１１，１２……入力端子、
１３……出力端子、２１，２２，３１，３２……
付加トランジスタ。
Claims (1)
- １ 電源間にＰチヤンネルエンハンスメントトラ
ンジスタとＮチヤンネルエンハンスメントトラン
ジスタとを直列に接続し、その直列接続点を出力
端とする信号線駆動回路において、前記Ｐチヤン
ネルエンハンスメントトランジスタと同じ側にＰ
チヤンネルデプレツシヨントランジスタを配置
し、前記Ｎチヤンネルエンハンスメントトランジ
スタと同じ側にＮチヤンネルデプレツシヨントラ
ンジスタを配置し、該Ｐチヤンネルデプレツシヨ
ントランジスタとＮチヤンネルデプレツシヨント
ランジスタとを前記電源間に直列に接続し、その
直列接続点を前記出力端に接続するとともに、前
記Ｐチヤンネルエンハンスメントトランジスタへ
の第１の入力信号を前記Ｐチヤンネルデプレツシ
ヨントランジスタのゲートに与え、前記Ｎチヤン
ネルエンハンスメントトランジスタへの第２の入
力信号を前記Ｎチヤンネルデプレツシヨントラン
ジスタのゲートに与えるようになし、該第１及び
第２の入力信号によつて前記Ｐチヤンネルエンハ
ンスメントトランジスタ及び前記Ｎチヤンネルエ
ンハンスメントトランジスタのいずれか一方をオ
ンせしめる第１の状態といずれもオフする第２の
状態とを選択的に制御することを特徴とする信号
線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6612280A JPS56162539A (en) | 1980-05-19 | 1980-05-19 | Signal-line driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6612280A JPS56162539A (en) | 1980-05-19 | 1980-05-19 | Signal-line driving circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56162539A JPS56162539A (en) | 1981-12-14 |
| JPH0125251B2 true JPH0125251B2 (ja) | 1989-05-17 |
Family
ID=13306750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6612280A Granted JPS56162539A (en) | 1980-05-19 | 1980-05-19 | Signal-line driving circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56162539A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027211A (ja) * | 1983-07-22 | 1985-02-12 | Seiko Epson Corp | ブースター回路 |
| JPH0720060B2 (ja) * | 1985-08-14 | 1995-03-06 | 株式会社東芝 | 出力回路装置 |
-
1980
- 1980-05-19 JP JP6612280A patent/JPS56162539A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56162539A (en) | 1981-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2616142B2 (ja) | 出力回路 | |
| US4825106A (en) | MOS no-leak circuit | |
| JPH0831789B2 (ja) | 出力回路 | |
| JP2003235245A (ja) | 負電圧出力チャージポンプ回路 | |
| US4988894A (en) | Power supply switching circuit | |
| EP0341740A2 (en) | Complementary output circuit for logic circuit | |
| JPS60120420A (ja) | 電力用マルチプレクサ・スイツチ | |
| JPS6077520A (ja) | ドライバ回路の制御回路 | |
| JP2527050B2 (ja) | 半導体メモリ用センスアンプ回路 | |
| JPH0125251B2 (ja) | ||
| US5309043A (en) | Compound logic circuit having NAND and NOR gate outputs and two transistors connected within both gate circuits | |
| JPH0543212B2 (ja) | ||
| US5486780A (en) | Tri-stateable current mirror sense amplifier | |
| JP2646771B2 (ja) | 半導体集積回路 | |
| JP2937349B2 (ja) | 半導体集積回路 | |
| JPH0224053B2 (ja) | ||
| JPH03258115A (ja) | インバータ回路装置 | |
| JPH0736505B2 (ja) | シユミツトトリガ回路 | |
| JP2754673B2 (ja) | Ｅｃｌ―ｔｔｌレベル変換回路 | |
| JP2595074B2 (ja) | 半導体集積回路装置 | |
| JPS6130347B2 (ja) | ||
| JPH10501112A (ja) | 半導体チップ上でより高い電圧をスイッチングするための回路装置およびその作動方法 | |
| JPH0622320B2 (ja) | 半導体装置 | |
| JP2811953B2 (ja) | 三値論理出力回路 | |
| JPH055700Y2 (ja) |