JPH055700Y2 - - Google Patents
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- Publication number
- JPH055700Y2 JPH055700Y2 JP108387U JP108387U JPH055700Y2 JP H055700 Y2 JPH055700 Y2 JP H055700Y2 JP 108387 U JP108387 U JP 108387U JP 108387 U JP108387 U JP 108387U JP H055700 Y2 JPH055700 Y2 JP H055700Y2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- mos fet
- parallel connection
- resistors
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
［産業上の利用分野］
本考案はアナログ・スイツチのスイツチ間に流
れる最大電流の改善に関するものである。
れる最大電流の改善に関するものである。
［従来の技術］
従来、アナログ・スイツチとして例えば第２図
に示すようにCMOS（Complementary Metal
Oxide Semiconductor）を用いたものがあつた。
に示すようにCMOS（Complementary Metal
Oxide Semiconductor）を用いたものがあつた。
図で、TR１とTR２はスイツチを構成する
MOS FET、TR３〜TR５はTR１とTR２をコ
ントロールするMOS FETである。MOS FET
TR１、TR３及びTR５（以下、MOS FET TR
をTRで略す）はＮチヤンネル型で、TR２及び
TR４はＰチヤンネル型である。TR１とTR３は
直列接続され、TR２とTR４は直列接続されて
これらの直列接続部分は互いに並列に接続されて
いる。TR１とTR２のドレインはスイツチの一
方の接点Ｊに、ソースは他方の接点Ｌに接続され
ている。TR５はドレインがTR３とTR４の接続
点にソースはアースにそれぞれ接続されている。
MOS FET、TR３〜TR５はTR１とTR２をコ
ントロールするMOS FETである。MOS FET
TR１、TR３及びTR５（以下、MOS FET TR
をTRで略す）はＮチヤンネル型で、TR２及び
TR４はＰチヤンネル型である。TR１とTR３は
直列接続され、TR２とTR４は直列接続されて
これらの直列接続部分は互いに並列に接続されて
いる。TR１とTR２のドレインはスイツチの一
方の接点Ｊに、ソースは他方の接点Ｌに接続され
ている。TR５はドレインがTR３とTR４の接続
点にソースはアースにそれぞれ接続されている。
IN１，IN２はインバータであり、これらによ
り２値信号であるコントロール信号Ｃの反転信号
はTR２，TR４及びTR５のゲートに与えられ、
コントロール信号Ｃと等しい信号がTR１とTR
３のゲートに与えられる。
り２値信号であるコントロール信号Ｃの反転信号
はTR２，TR４及びTR５のゲートに与えられ、
コントロール信号Ｃと等しい信号がTR１とTR
３のゲートに与えられる。
第２図のスイツチを概略的に表わすと第３図の
ようになる。
ようになる。
［考案が解決しようとする問題点］
このようなスイツチで、コントロール信号Ｃが
１のときはTR５はオフ、TR１〜TR４はオンに
なり、接点Ｊ，Ｌ間のスイツチはオンになる。こ
のとき、接点ＬからＪへ大電流を流すと、TR１
で基板電位点ａと接点Ｊの間が順バイアスされて
電源（例えばインバータ1N１等の電源）から端
子Ｊへ電流が流れること（以下、ラツチアツプと
する）がある。このため、接点Ｌ，Ｊ間に流す電
流が制限されるという問題点があつた。
１のときはTR５はオフ、TR１〜TR４はオンに
なり、接点Ｊ，Ｌ間のスイツチはオンになる。こ
のとき、接点ＬからＪへ大電流を流すと、TR１
で基板電位点ａと接点Ｊの間が順バイアスされて
電源（例えばインバータ1N１等の電源）から端
子Ｊへ電流が流れること（以下、ラツチアツプと
する）がある。このため、接点Ｌ，Ｊ間に流す電
流が制限されるという問題点があつた。
本考案は上述した問題点を解決するためになさ
れたものであり、ラツチアツプが起こりにくくス
イツチ接点間に大きな電流を流せるアナログ・ス
イツチを実現することを目的とする。
れたものであり、ラツチアツプが起こりにくくス
イツチ接点間に大きな電流を流せるアナログ・ス
イツチを実現することを目的とする。
［問題点を解決するための手段］
本考案は、
３個直列に接続された一導電型のMOS FET
と、３個直列に接続された逆導電型のMOS
FETが並列に接続された並列接続部と、 この並列接続部の２番目に接続された一導電型
と逆導電型のMOS FETドレインの同志とソー
ス同志が接続された一対のスイツチ端子と、 ドレインは前記並列接続部にソースはアースに
それぞれ接続された一導電型のMOS FETと、 前記並列接続部の両端間に直列接続された２個
の抵抗値の等しい抵抗であつて、抵抗同志の接続
点は並列接続部の２番目に接続された一導電型の
MOS FETのサブストレートに接続されていて、
前記スイツチ端子間に電位差を分割して前記抵抗
同志の接続点にかける第１及び第２の抵抗と、 前記並列接続部の逆導電型のMOS FETと並
列接続部にドレインが接続された一導電型の
MOS FETにはコントロール信号の反転信号を
与え、並列接続部の一導電型のMOS FETには
コントロール信号と等しいレベルの信号を与える
コントロール信号発生部、 を具備したアナログ・スイツチである。
と、３個直列に接続された逆導電型のMOS
FETが並列に接続された並列接続部と、 この並列接続部の２番目に接続された一導電型
と逆導電型のMOS FETドレインの同志とソー
ス同志が接続された一対のスイツチ端子と、 ドレインは前記並列接続部にソースはアースに
それぞれ接続された一導電型のMOS FETと、 前記並列接続部の両端間に直列接続された２個
の抵抗値の等しい抵抗であつて、抵抗同志の接続
点は並列接続部の２番目に接続された一導電型の
MOS FETのサブストレートに接続されていて、
前記スイツチ端子間に電位差を分割して前記抵抗
同志の接続点にかける第１及び第２の抵抗と、 前記並列接続部の逆導電型のMOS FETと並
列接続部にドレインが接続された一導電型の
MOS FETにはコントロール信号の反転信号を
与え、並列接続部の一導電型のMOS FETには
コントロール信号と等しいレベルの信号を与える
コントロール信号発生部、 を具備したアナログ・スイツチである。
［実施例］
以下、図面を用いて本考案を説明する。
第１図は本考案にかかるアナログ・スイツチの
一実施例の構成図である。図で、第２図と同一の
ものは同一符号を付ける。
一実施例の構成図である。図で、第２図と同一の
ものは同一符号を付ける。
第１図で、TR１の基板電位のコントロール用
のMOS FETとしてTR３〜TR５に加えてTR６
とTR７が設けられている。TR６はＮチヤネル
形でTR７はＰチヤネル形のMOS FETである。
のMOS FETとしてTR３〜TR５に加えてTR６
とTR７が設けられている。TR６はＮチヤネル
形でTR７はＰチヤネル形のMOS FETである。
TR１，TR３及びTR６はドレインが隣のソー
スに、ソースが隣のドレインにというように直列
に接続されている。また、TR２、TR４及びTR
７も同様に直列に接続されている。そして、これ
らの直列接続されたMOS FETは互いに並列に
接続されている。TR３とTR６、TR４とTR７
はそれぞれ特性が等しいものである。
スに、ソースが隣のドレインにというように直列
に接続されている。また、TR２、TR４及びTR
７も同様に直列に接続されている。そして、これ
らの直列接続されたMOS FETは互いに並列に
接続されている。TR３とTR６、TR４とTR７
はそれぞれ特性が等しいものである。
Ｒ１とＲ２は並列接続点p1とp2の間に直列接続
された抵抗値の等しい抵抗である。接続点p1は
TR３のサブストレートに接続点p2はTR６のサ
ブストレートにそれぞれ接続され、また抵抗同志
の接続点ｂはTR１のサブストレートに接続され
ている。
された抵抗値の等しい抵抗である。接続点p1は
TR３のサブストレートに接続点p2はTR６のサ
ブストレートにそれぞれ接続され、また抵抗同志
の接続点ｂはTR１のサブストレートに接続され
ている。
このような回路で、コントロール信号Ｃが０の
とき、TR５はオンになり、TR３、TR４、TR
６及びTR７はオフであるため、TR１の基板電
位（ｂ点の電位）はOVになる。また、このとき
にはTR１とTR２はオフであるため、Ｌ，Ｊ間
のスイツチはオフになる。
とき、TR５はオンになり、TR３、TR４、TR
６及びTR７はオフであるため、TR１の基板電
位（ｂ点の電位）はOVになる。また、このとき
にはTR１とTR２はオフであるため、Ｌ，Ｊ間
のスイツチはオフになる。
コントロール信号Ｃが１のとき、TR５がオフ
になり、TR３、TR４、TR６及びTR７がオン
になる。このとき、抵抗Ｒ１とＲ２の抵抗値は等
しく、TR３とTR６、TR４とTR７はそれぞれ
特性が等しいため、TR１の基板電位は端子Ｌ，
Ｊ間の電位の中間になる。このとき、TR１と
TR２もオンになるため、Ｌ，Ｊ間のスイツチが
オンになる。Ｌ，Ｊ間の電位差をVLJとすると、 VLJ＝RON×ILJ RON：スイツチがオンになつているときのＬ，
Ｊ間の抵抗値 ILJ：スイツチがオンになつているときにＬ，
Ｊ間に流れる電流 となる。
になり、TR３、TR４、TR６及びTR７がオン
になる。このとき、抵抗Ｒ１とＲ２の抵抗値は等
しく、TR３とTR６、TR４とTR７はそれぞれ
特性が等しいため、TR１の基板電位は端子Ｌ，
Ｊ間の電位の中間になる。このとき、TR１と
TR２もオンになるため、Ｌ，Ｊ間のスイツチが
オンになる。Ｌ，Ｊ間の電位差をVLJとすると、 VLJ＝RON×ILJ RON：スイツチがオンになつているときのＬ，
Ｊ間の抵抗値 ILJ：スイツチがオンになつているときにＬ，
Ｊ間に流れる電流 となる。
第２図の回路では、端子Ｊと基板電位（ａ点の
電位）の電位差がVLJになる。ところが、第１図
の回路ではVLJが抵抗R1とR2で２分割されるた
め、端子Ｊと基板電位（ｂ点の電位）の電位差は
VLJ／２になるため、端子Ｌ，Ｊ間の電位差が第
２図の回路と等しくなるのに２倍の電流を流すこ
とができる。
電位）の電位差がVLJになる。ところが、第１図
の回路ではVLJが抵抗R1とR2で２分割されるた
め、端子Ｊと基板電位（ｂ点の電位）の電位差は
VLJ／２になるため、端子Ｌ，Ｊ間の電位差が第
２図の回路と等しくなるのに２倍の電流を流すこ
とができる。
なお、アナログ・スイツチは第１図の回路と逆
の導電型のものであつてもよい。
の導電型のものであつてもよい。
［効果］
第２図の従来のスイツチでは、端子ＪとTR１
の基板電位の電位差がVLJになるのに対し、本考
案にかかるスイツチではVLJが抵抗R1とR2で２分
割されているため、端子ＪとTR１の基板電位の
電位差はVLJ／２になる。これによつて、本考案
にかかるスイツチでは、端子Ｌ，Ｊ間に流すこと
のできる電流は２倍になる。スイツチを集積回路
で形成すると、第２図の回路にTR６とTR７を
追加して第１図の回路にしたことによる基板の面
積の増加率は約10％であるのに対し、流すことの
できる電流は２倍になるため、効率的である。
の基板電位の電位差がVLJになるのに対し、本考
案にかかるスイツチではVLJが抵抗R1とR2で２分
割されているため、端子ＪとTR１の基板電位の
電位差はVLJ／２になる。これによつて、本考案
にかかるスイツチでは、端子Ｌ，Ｊ間に流すこと
のできる電流は２倍になる。スイツチを集積回路
で形成すると、第２図の回路にTR６とTR７を
追加して第１図の回路にしたことによる基板の面
積の増加率は約10％であるのに対し、流すことの
できる電流は２倍になるため、効率的である。
また、第２図のスイツチではTR１とTR２の
片側にしか基板電位のコントロール用のMOS
FETが設けられていないため接点Ｌ，Ｊ間に流
す電流の方向により特性が異なるのに対し、本考
案にかかるスイツチではTR１，TR２の両側に
コントロール用のMOS FETが設けられている
ため、電流の方向で特性が変わることがない。
片側にしか基板電位のコントロール用のMOS
FETが設けられていないため接点Ｌ，Ｊ間に流
す電流の方向により特性が異なるのに対し、本考
案にかかるスイツチではTR１，TR２の両側に
コントロール用のMOS FETが設けられている
ため、電流の方向で特性が変わることがない。
第１図は本考案にかかるアナログ・スイツチの
一実施例の構成図、第２図はアナログ・スイツチ
の従来例の構成図、第３図は第２図のスイツチの
概略図である。 TR１〜TR７……MOS FET、Ｒ１……第１
の抵抗、Ｒ２……第２の抵抗、IN１，IN２……
インバータ。
一実施例の構成図、第２図はアナログ・スイツチ
の従来例の構成図、第３図は第２図のスイツチの
概略図である。 TR１〜TR７……MOS FET、Ｒ１……第１
の抵抗、Ｒ２……第２の抵抗、IN１，IN２……
インバータ。
Claims (1)
- 【実用新案登録請求の範囲】 ３個直列に接続された一導電型のMOS FET
と、３個直列に接続された逆導電型のMOS
FETが並列に接続された並列接続部と、 この並列接続部の２番目に接続された一導電型
と逆導電型のMOS FETドレインの同志とソー
ス同志が接続された一対のスイツチ端子と、 ドレインは前記並列接続部にソースはアースに
それぞれ接続された一導電型のMOS FETと、 前記並列接続部の両端間に直列接続された２個
の抵抗値の等しい抵抗であつて、抵抗同志の接続
点は並列接続部の２番目に接続された一導電型の
MOS FETのサブストレートに接続されていて、
前記スイツチ端子間の電位差を分割して前記抵抗
同志の接続点にかける第１及び第２の抵抗と、 前記並列接続部の逆導電型のMOS FETと並
列接続部にドレインが接続された一導電型の
MOS FETにはコントロール信号の反転信号を
与え、並列接続部の一導電型のMOS FETには
コントロール信号と等しいレベルの信号を与える
コントロール信号発生部、 を具備したアナログ・スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP108387U JPH055700Y2 (ja) | 1987-01-08 | 1987-01-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP108387U JPH055700Y2 (ja) | 1987-01-08 | 1987-01-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63111025U JPS63111025U (ja) | 1988-07-16 |
| JPH055700Y2 true JPH055700Y2 (ja) | 1993-02-15 |
Family
ID=30778657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP108387U Expired - Lifetime JPH055700Y2 (ja) | 1987-01-08 | 1987-01-08 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH055700Y2 (ja) |
-
1987
- 1987-01-08 JP JP108387U patent/JPH055700Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63111025U (ja) | 1988-07-16 |
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