JPS58212697A - 符号化回路 - Google Patents
符号化回路Info
- Publication number
- JPS58212697A JPS58212697A JP9640282A JP9640282A JPS58212697A JP S58212697 A JPS58212697 A JP S58212697A JP 9640282 A JP9640282 A JP 9640282A JP 9640282 A JP9640282 A JP 9640282A JP S58212697 A JPS58212697 A JP S58212697A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- input
- control input
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は例えば連想メモリ（Ｃｏｎｔｅｎｔ Ａｄｄｒ
ｅｓｓａｂｌｅＭｅｍｏｒｙ ： ＣＡ Ｍ ）等の複
数の一致アドレス信号をある順番にエンコードして行き
バイナリ−のアドレス出力を得るために使用する優先度
付アドレユエ７−１− タの簡単な回路構成を与えるも
のである。ＣＡＭの基本機能は通常のメモリとは逆に参
照データを入力し、その参照データと一致したデータが
記憶されているワードのアドレスを出力するものである
が、複数のワードで一致が得られた場合に、普通のエン
コーダでは正しいエンコード出力が得られない。すなわ
ち、通常のバイナリ−エンコーダに信号を印加する前に
適当な順番をつけて一つの信号だけがＯＮ電位になり、
クロック信号で同期をとって順次きりかえて出力するよ
うにせねばならない。
ｅｓｓａｂｌｅＭｅｍｏｒｙ ： ＣＡ Ｍ ）等の複
数の一致アドレス信号をある順番にエンコードして行き
バイナリ−のアドレス出力を得るために使用する優先度
付アドレユエ７−１− タの簡単な回路構成を与えるも
のである。ＣＡＭの基本機能は通常のメモリとは逆に参
照データを入力し、その参照データと一致したデータが
記憶されているワードのアドレスを出力するものである
が、複数のワードで一致が得られた場合に、普通のエン
コーダでは正しいエンコード出力が得られない。すなわ
ち、通常のバイナリ−エンコーダに信号を印加する前に
適当な順番をつけて一つの信号だけがＯＮ電位になり、
クロック信号で同期をとって順次きりかえて出力するよ
うにせねばならない。
優先度付アドレスエンコーダの持つべき機能を第１図を
使って説明すると次のようになる。今、入力信号ベクト
ル（ＩＮ３．ＩＮ２．ＩＮｌ、ＩＮ。）で優先度は工Ｎ
３〉ＩＮ２〉工Ｎ１〉ＩＮｏの順に低くなるとする。Ｃ
はセット端子、Ｃ２はクロック端子、Ｃ３はＣ２の反転
したクロックの入力端子である。
使って説明すると次のようになる。今、入力信号ベクト
ル（ＩＮ３．ＩＮ２．ＩＮｌ、ＩＮ。）で優先度は工Ｎ
３〉ＩＮ２〉工Ｎ１〉ＩＮｏの順に低くなるとする。Ｃ
はセット端子、Ｃ２はクロック端子、Ｃ３はＣ２の反転
したクロックの入力端子である。
（ΦＵＴ３．（５ＵＴ２．ΦＵＴ１．ＯＵＴ。）は各入
力信号ベクトルに対応する中間出力ベクトル、ＡＤＨｏ
。
力信号ベクトルに対応する中間出力ベクトル、ＡＤＨｏ
。
ＡＤＨ４，ＡＤＲ２は工、ンコードされた最終アドレス
出力である。
出力である。
セント端子Ｃ１で全体をリセットしてから、入力ベクト
ルとクロック信号に従って順次アドレスを出力する。
ルとクロック信号に従って順次アドレスを出力する。
０ＵＴ３．Ｃ）ＵＴ４＞の変換は次の規則に従って行な
う。
う。
（１２入力ベクトルの要素中に論理°“１パが０箇或ｏ
ｕ’ｒ−ｏ （第２クロツク以降）、（２） 人力ベ
クトルの要素中に論′理”１“が２箇以上あるとき、例
えばＩＮｉ、ＩＮｊ 、ＩＮｋの３箇が論理”１′′と
しｉ ’：） ｊ ） ｋとするとこの順に優先度即ち
出力ベクトルの要素として論理″１°′は１箇以下しか
含まれない。入力ベクトルに”１パ要素が複数筒金まれ
る場合は優先度の高い順にクロックに従って出力ベクト
ルに１箇づつ出力される。
ｕ’ｒ−ｏ （第２クロツク以降）、（２） 人力ベ
クトルの要素中に論′理”１“が２箇以上あるとき、例
えばＩＮｉ、ＩＮｊ 、ＩＮｋの３箇が論理”１′′と
しｉ ’：） ｊ ） ｋとするとこの順に優先度即ち
出力ベクトルの要素として論理″１°′は１箇以下しか
含まれない。入力ベクトルに”１パ要素が複数筒金まれ
る場合は優先度の高い順にクロックに従って出力ベクト
ルに１箇づつ出力される。
例えば
ＩＮ＝（１，０，１、Ｏ） のとき（ｏ、ｏ、１．
ｏ） （第２クロツク）（０，０，０，０）
（第３クロツク以降）アドレスエンコードがなされる。
ｏ） （第２クロツク）（０，０，０，０）
（第３クロツク以降）アドレスエンコードがなされる。
０ＵＴｉが論理″１″であれば、出力アドレスはｉの２
進化標示がそのまま出力される。このエンコーダは通常
のもので、第１図中破線で囲った部分がその機能をもつ
。ｔＩＪえば、ΦＵＴ、が１“のとき（即ちＯＮ電位の
とき）ＡＤＲ２，ＡＤＲｌに接続された電界効果トラン
ジスタ（ＦＥＴ）がＯＮになり、負荷抵抗Ｒ、Ｒ’を通
って電流が流れ、出力端ＡＤＲ２，ＡＤＨ４，は電位が
下がり、論！ ” Ｏ”となる。一方ＡＤＲ０は電位が
下がらないので、論理６１″状態であり、この結果 （ＡＤＲ２，ＡＤＲ４，ＡＤＲｏ）＝（ｏｏｌ）となる
。
進化標示がそのまま出力される。このエンコーダは通常
のもので、第１図中破線で囲った部分がその機能をもつ
。ｔＩＪえば、ΦＵＴ、が１“のとき（即ちＯＮ電位の
とき）ＡＤＲ２，ＡＤＲｌに接続された電界効果トラン
ジスタ（ＦＥＴ）がＯＮになり、負荷抵抗Ｒ、Ｒ’を通
って電流が流れ、出力端ＡＤＲ２，ＡＤＨ４，は電位が
下がり、論！ ” Ｏ”となる。一方ＡＤＲ０は電位が
下がらないので、論理６１″状態であり、この結果 （ＡＤＲ２，ＡＤＲ４，ＡＤＲｏ）＝（ｏｏｌ）となる
。
Ｘを経由せずに直接ＩＮをエンコーダに印加すると、複
数の要素が論理″１゛の場答正しいアドレス出力が得ら
れない。
数の要素が論理″１゛の場答正しいアドレス出力が得ら
れない。
例えばＩＮ２．ＩＮｌが“１゛′の場合Ｘを経由しない
と（ＡＤＨ，、ＡＤＲｌ、ＡＤＲｏ） ＝ （０，０，
０）となり、誤動作してしまう。従来このような変換機
能を持った比較的簡単な回路がなかったため、優先度付
アドレスエンコーダを構成するのが不可能に近かった。
と（ＡＤＨ，、ＡＤＲｌ、ＡＤＲｏ） ＝ （０，０，
０）となり、誤動作してしまう。従来このような変換機
能を持った比較的簡単な回路がなかったため、優先度付
アドレスエンコーダを構成するのが不可能に近かった。
第２図に本発明の構成原理を示す。ＩＮが入力ＯＵＴ
が出力端子、Ｃ１がセットパルス入力端子、Ｃ２がクロ
ックパルス入力端子、Ｃ３はＣ２の反転クロックパルス
の入力端子、Ｐｌが伝般制御入力端子、Ｐ２が伝搬制御
出力端子でありＳｌ、Ｓ２．Ｓ３は出力保持機能を持っ
たスイッチ回路でこの場合の例ではＮチャンネル形ニジ
・・ンスメント電界効果トランジスタ（ＦＥＴ）を使用
しているが同様の機能を持つものであれば何でもよい。
が出力端子、Ｃ１がセットパルス入力端子、Ｃ２がクロ
ックパルス入力端子、Ｃ３はＣ２の反転クロックパルス
の入力端子、Ｐｌが伝般制御入力端子、Ｐ２が伝搬制御
出力端子でありＳｌ、Ｓ２．Ｓ３は出力保持機能を持っ
たスイッチ回路でこの場合の例ではＮチャンネル形ニジ
・・ンスメント電界効果トランジスタ（ＦＥＴ）を使用
しているが同様の機能を持つものであれば何でもよい。
へ、〜Ａ３は論理積回路（ＡＮＤ）で、１１．は論理反
転回路（ＩＮＶＥＲＴＥＲ，ＩＮＶ、）’ｔ１６る。
転回路（ＩＮＶＥＲＴＥＲ，ＩＮＶ、）’ｔ１６る。
伝搬制御人力Ｐ１には、より優先度の高いアドレス（こ
の例では上方にあるブロック）で入力信号としてｎ１ｉ
＋が１つでも印加された場合” ｏ ”が伝搬してくる
。スイッチＳ２はリセ・ノド機能を持ったスイッチで、
Ｐｌ が１″のときクロックＣ２が印加されるたびに”
ｏ ”にリセットされ、次にスイッチＣ１がＯＮして入
力信号をセットするまです七ノドし続ける。Ｃ１と０２
とは同時に”１”を印加しないようにする。この例を第
３図に示す。第２図の回路の動作は入力信号に従って次
のように分類される。
の例では上方にあるブロック）で入力信号としてｎ１ｉ
＋が１つでも印加された場合” ｏ ”が伝搬してくる
。スイッチＳ２はリセ・ノド機能を持ったスイッチで、
Ｐｌ が１″のときクロックＣ２が印加されるたびに”
ｏ ”にリセットされ、次にスイッチＣ１がＯＮして入
力信号をセットするまです七ノドし続ける。Ｃ１と０２
とは同時に”１”を印加しないようにする。この例を第
３図に示す。第２図の回路の動作は入力信号に従って次
のように分類される。
（１） Ｐ １＝′’ １°′で８１によってノード
Ｑの電位がセットされＳ２によるリセットが未だされて
いない場合、 ０ＵＴ＝＝ＩＮ（Ｑ） Ｐ２ ＝ＩＮ（Ｑ） ＠） Ｐ １＝°’ １”で８２によるリセットが終
っている場合、 ０ＵＴ＝”Ｏ” （Ｑ） Ｐ２二゛ｌ Ｏ１′（Ｑ） （３） Ｐｌ−”０″の場合 ＯＵＴ ＝ ” ｏ ” Ｐ２−”Ｏ” 但し、Ｐ２の直前に入っているスイッチＳ３は、３２％
Ｋよって一〇がリセットされた瞬間にＰ２が０“とな
り次段以降のＱにあたる部分がリセットされないように
一旦制御信号の伝搬を阻止するために挿入しである。従
ってＣ２が”１″のときＳ３はＯＦＦ になるように、
Ｃ３としてはＣ２の反転クロックパルスを印加する。
Ｑの電位がセットされＳ２によるリセットが未だされて
いない場合、 ０ＵＴ＝＝ＩＮ（Ｑ） Ｐ２ ＝ＩＮ（Ｑ） ＠） Ｐ １＝°’ １”で８２によるリセットが終
っている場合、 ０ＵＴ＝”Ｏ” （Ｑ） Ｐ２二゛ｌ Ｏ１′（Ｑ） （３） Ｐｌ−”０″の場合 ＯＵＴ ＝ ” ｏ ” Ｐ２−”Ｏ” 但し、Ｐ２の直前に入っているスイッチＳ３は、３２％
Ｋよって一〇がリセットされた瞬間にＰ２が０“とな
り次段以降のＱにあたる部分がリセットされないように
一旦制御信号の伝搬を阻止するために挿入しである。従
ってＣ２が”１″のときＳ３はＯＦＦ になるように、
Ｃ３としてはＣ２の反転クロックパルスを印加する。
以上の入出力真理値表をまとめたのが次に表す表１２表
２である。表２で０ＵＴｎ、Ｐ２ｎは現在の値、ＯＵ”
ｎ −１” ２ｎ−１は各々１クロツク以前の値である
。
２である。表２で０ＵＴｎ、Ｐ２ｎは現在の値、ＯＵ”
ｎ −１” ２ｎ−１は各々１クロツク以前の値である
。
表１
表２
このようにして、第２図の回路は、１箇の信号入力、１
箇の伝搬制御入力、３箇のクロック制御人力Ｃ１，Ｃ２
，Ｃ３およＵ、１箇の信号出力と１箇の伝搬制御出力の
各端子を持ち、３箇の論理積回路Ａ１．Ａ２．Ａ３．３
箇の出力保持機能を持つ、スイッチ回路Ｓ１．Ｓ２．Ｓ
３および１箇の論理反転回路１１からなり、クロック制
御人力Ｃ４によって制御されたスイッチ回路Ｓ１ を前
記信号入力端に配置し、スイッチ回路Ｓ１の出力を論理
積回路Ａ１ と論理反転回路１１ を介して論理積回路
Ａ３に各々入力し、クロック制御人力Ｃ２を論理積回路
Ａ２に同じ＜０３をスイッチ回路Ｓ３の制御入力端に各
々入力し、伝搬制御入力を論理積回路Ａ４．Ａ２．Ａ３
各々の他の入力とし、論理積回路Ａ２の出力をスイッチ
回路Ｓ２の制御入力とし、スイッチ回路８２′の入力と
して、論理″０”の信号源を接続しその出力を前記スイ
ッチ回路Ｓ１の出力と共通にするとともに、論理積Ａ１
の出力を信号出力とし、論理積Ａ３の出力をスイッチ回
路Ｓ３の入力としスイッチ回路Ｓ３の出力を伝搬制御出
力とする回路群からなる符号化回路要素である。
箇の伝搬制御入力、３箇のクロック制御人力Ｃ１，Ｃ２
，Ｃ３およＵ、１箇の信号出力と１箇の伝搬制御出力の
各端子を持ち、３箇の論理積回路Ａ１．Ａ２．Ａ３．３
箇の出力保持機能を持つ、スイッチ回路Ｓ１．Ｓ２．Ｓ
３および１箇の論理反転回路１１からなり、クロック制
御人力Ｃ４によって制御されたスイッチ回路Ｓ１ を前
記信号入力端に配置し、スイッチ回路Ｓ１の出力を論理
積回路Ａ１ と論理反転回路１１ を介して論理積回路
Ａ３に各々入力し、クロック制御人力Ｃ２を論理積回路
Ａ２に同じ＜０３をスイッチ回路Ｓ３の制御入力端に各
々入力し、伝搬制御入力を論理積回路Ａ４．Ａ２．Ａ３
各々の他の入力とし、論理積回路Ａ２の出力をスイッチ
回路Ｓ２の制御入力とし、スイッチ回路８２′の入力と
して、論理″０”の信号源を接続しその出力を前記スイ
ッチ回路Ｓ１の出力と共通にするとともに、論理積Ａ１
の出力を信号出力とし、論理積Ａ３の出力をスイッチ回
路Ｓ３の入力としスイッチ回路Ｓ３の出力を伝搬制御出
力とする回路群からなる符号化回路要素である。
こうした回路要素を複数個−列に配置し、符号化回路要
素列の先頭の要素の伝搬制御入力端に論理” １ ”信
号源を接続し、先頭要素の伝搬制御出力を二番目の要素
の伝搬制御入力と接続し、二番目以降の要素の伝搬制御
出力を次段の要素の伝搬制御出力に次々に接続し、最後
の要素の伝搬制御出力端を開放とし、全体として符号化
回路要素の数と同数の入力端子と出力端子を持つ優先度
付アドレスエンコーダを得ることができる。
素列の先頭の要素の伝搬制御入力端に論理” １ ”信
号源を接続し、先頭要素の伝搬制御出力を二番目の要素
の伝搬制御入力と接続し、二番目以降の要素の伝搬制御
出力を次段の要素の伝搬制御出力に次々に接続し、最後
の要素の伝搬制御出力端を開放とし、全体として符号化
回路要素の数と同数の入力端子と出力端子を持つ優先度
付アドレスエンコーダを得ることができる。
実際に第２図に示す論理回路に近いものを実現する場合
ＡＮＤ回路を１段で形成するのが難しいことが多い。簡
単に形成できるのは、負極性出力の論理積（ＮＡＮＤ）
または負極性入力の論理積（ＮｏＲ）であり、ＮＡＮＤ
に対しては出力端にＩＮＶ、を追加、ＮｏＲに対しては
入力にＩＮＶ、を追加して実現する。第４図ａはＮｏＲ
Ａ１〜Ａ３を使ったもので、入力用のＩＮＶ、とじて、
工。、■。
ＡＮＤ回路を１段で形成するのが難しいことが多い。簡
単に形成できるのは、負極性出力の論理積（ＮＡＮＤ）
または負極性入力の論理積（ＮｏＲ）であり、ＮＡＮＤ
に対しては出力端にＩＮＶ、を追加、ＮｏＲに対しては
入力にＩＮＶ、を追加して実現する。第４図ａはＮｏＲ
Ａ１〜Ａ３を使ったもので、入力用のＩＮＶ、とじて、
工。、■。
を使用している。まだクロックらは晶極性のクロック（
第３図の０２）を印加する。従ってＡ２の入力およびス
イッチ８３制御入力に対しては、同一のクロックを印加
（即ち、Ｃ２，Ｃ３を共通にする）しても結果的に逆相
のクロックを印加したのと同じ効果となる。一方、第４
図すはＮＡＮＤＡ１〜Ａ３を使ったもので各ＮＡＮＤ出
力にＩＮＶ。
第３図の０２）を印加する。従ってＡ２の入力およびス
イッチ８３制御入力に対しては、同一のクロックを印加
（即ち、Ｃ２，Ｃ３を共通にする）しても結果的に逆相
のクロックを印加したのと同じ効果となる。一方、第４
図すはＮＡＮＤＡ１〜Ａ３を使ったもので各ＮＡＮＤ出
力にＩＮＶ。
■５〜Ｉ７を追加する。Ｃ２ばやはり負極性のクロック
であるためＡ２への入力にはＩＮＶ、Ｉ２が必要となる
。
であるためＡ２への入力にはＩＮＶ、Ｉ２が必要となる
。
すなわち、第４図ａでは、３箇の論理積回路として各々
負極性入力正極性出力の論理積回路を用いかつ対応する
入力信号を論理反転回路を介して入力し、かつクロック
制御人力Ｃ２を負極性で入力し、クロック制御人力Ｃ３
をＣ２と同一としてスイッチ回路Ｓ３の制御入力に印加
して前記符号化回路要素を構成したものである。
負極性入力正極性出力の論理積回路を用いかつ対応する
入力信号を論理反転回路を介して入力し、かつクロック
制御人力Ｃ２を負極性で入力し、クロック制御人力Ｃ３
をＣ２と同一としてスイッチ回路Ｓ３の制御入力に印加
して前記符号化回路要素を構成したものである。
また第４図すでは、３箇の論理積回路として各各型極性
入力負極性出力の論理回路を用いかつ対応する出力信号
を論理反転回路を介して出力し、クロック制御人力Ｃ２
を゛負極性で入力し、クロック制御人力Ｃ３を０２と同
一にして、スイッチ回路Ｓ３の制御入力に印加するとと
もに、クロック制御入力を別の反転回路工、を介して論
理積回路Ａ２吟印加したものである。
入力負極性出力の論理回路を用いかつ対応する出力信号
を論理反転回路を介して出力し、クロック制御人力Ｃ２
を゛負極性で入力し、クロック制御人力Ｃ３を０２と同
一にして、スイッチ回路Ｓ３の制御入力に印加するとと
もに、クロック制御入力を別の反転回路工、を介して論
理積回路Ａ２吟印加したものである。
第４図ＣはＮＡＮＤ形とＮｏＲ形のものを交互に配置し
たもので、−要素の伝搬制御出力と次段の伝搬制御入力
を結合する場合ＩＮＶが２段直列につく形になるのでこ
れを省略したものである。
たもので、−要素の伝搬制御出力と次段の伝搬制御入力
を結合する場合ＩＮＶが２段直列につく形になるのでこ
れを省略したものである。
すなわち、第４図Ｃは、負極性入力正極性出力論理積回
路を使用した符号化要素ａと正極性入力負極性出力論理
積回路を使用した符号化回路要素すとを交互に配列し、
かつ、符号化回路要素ａの伝搬制御入力端にある論理反
転回路と、これと直列に接続されている符号化回路要素
すの伝搬制御出力部の論理反転回路の三筒の論理反転回
路を省−路して伝搬制御入出力を結合したものである。
路を使用した符号化要素ａと正極性入力負極性出力論理
積回路を使用した符号化回路要素すとを交互に配列し、
かつ、符号化回路要素ａの伝搬制御入力端にある論理反
転回路と、これと直列に接続されている符号化回路要素
すの伝搬制御出力部の論理反転回路の三筒の論理反転回
路を省−路して伝搬制御入出力を結合したものである。
以上の説明の部分でほぼ明らかなとうり、本発明の回路
要素は表１，２の真理値表のような動作を行なうので、
この回路要素を第１図中のＸの部分に配置し、伝搬制御
入力、出力端を順次接続すれば、優先度付アドレスエン
コーダに機能が実現されることがわかる。ここで動作速
度り問題になるのは伝搬制御信号の伝搬時間でこれが大
きいと、優先度付アドレスエンコーダ全体の動作速度が
遅くなる。第４図ａ、ｂの回路要素を順次並べて、第１
図のＸ部を形成すると、伝搬制御信号は各要素につき２
段のゲート（Ｉ ＮＶ、 ＋ Ｎ Ａ Ｎ ＤまだはＩ
ＮＶ、＋ Ｎ ＯＲ）の経由するので遅延が大きくな
る可能性が大きい。そこで第４図Ｃのように、ＮＡＮＤ
形の要素とＮＯＲ形の要素とを交互に並べると伝搬制御
信号の経路のＩＮＶ、が省略でき、各要素につき１段の
ゲートを経由するだけですむので遅延が約半分程度に減
らせる。従って、全体の動作速度も約２倍に向上し、特
性のよい優先度付アドレスエンコーダが実現でキル。
要素は表１，２の真理値表のような動作を行なうので、
この回路要素を第１図中のＸの部分に配置し、伝搬制御
入力、出力端を順次接続すれば、優先度付アドレスエン
コーダに機能が実現されることがわかる。ここで動作速
度り問題になるのは伝搬制御信号の伝搬時間でこれが大
きいと、優先度付アドレスエンコーダ全体の動作速度が
遅くなる。第４図ａ、ｂの回路要素を順次並べて、第１
図のＸ部を形成すると、伝搬制御信号は各要素につき２
段のゲート（Ｉ ＮＶ、 ＋ Ｎ Ａ Ｎ ＤまだはＩ
ＮＶ、＋ Ｎ ＯＲ）の経由するので遅延が大きくな
る可能性が大きい。そこで第４図Ｃのように、ＮＡＮＤ
形の要素とＮＯＲ形の要素とを交互に並べると伝搬制御
信号の経路のＩＮＶ、が省略でき、各要素につき１段の
ゲートを経由するだけですむので遅延が約半分程度に減
らせる。従って、全体の動作速度も約２倍に向上し、特
性のよい優先度付アドレスエンコーダが実現でキル。
第１図は優先度付アドレスエンコーダの基本全体構成の
一例を示す概略構成図、第２図は優先度付アドレスエン
コーダの基本機能を持った本発明一実施例の符号化回路
の要素の基本回路構成図、第３図は第２図に示した符号
化回路要素に印加するセント信号と制御クロックのタイ
ムチャートを示す図、第４図ａ、ｂ、ｃは第２図に示し
た符号化回路要素を実現しやすい回路要素を使って構成
した回路構成図である。 ＣＣＣ・・−クロック制御入力、Ｓｌ、Ｓ２゜１’
２’ ３’ Ｓ −スイッチ回路、Ａ１．Ａ２．Ａ３− ・論理積
回路、Ｐｌ、Ｐ２−一伝搬制御人力、出力、１１．Ｉ２
゜１３．Ｉ４．Ｉ６．Ｉ。 ０反転回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 □も 第４図
一例を示す概略構成図、第２図は優先度付アドレスエン
コーダの基本機能を持った本発明一実施例の符号化回路
の要素の基本回路構成図、第３図は第２図に示した符号
化回路要素に印加するセント信号と制御クロックのタイ
ムチャートを示す図、第４図ａ、ｂ、ｃは第２図に示し
た符号化回路要素を実現しやすい回路要素を使って構成
した回路構成図である。 ＣＣＣ・・−クロック制御入力、Ｓｌ、Ｓ２゜１’
２’ ３’ Ｓ −スイッチ回路、Ａ１．Ａ２．Ａ３− ・論理積
回路、Ｐｌ、Ｐ２−一伝搬制御人力、出力、１１．Ｉ２
゜１３．Ｉ４．Ｉ６．Ｉ。 ０反転回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 □も 第４図
Claims (1)
- 【特許請求の範囲】 （１ン 信号入力、伝搬制御入力、第１．第２．第３
のクロック制御入力および信号出力との伝搬制御出力の
各端子を持ち、第１．第２．第３の論理積回路、出力保
持機能を持つ第１．第２．第３のスイッチ回路および論
理反転回路を有し、前記第１のクロック制御入力によっ
て制御される前記第１のスイッチ回路を前記信号入力端
に配置し、前記第１のスイッチ回路の出力を前記第１の
論理積回路と論理反転回路を介して前記第３の論理積回
路に各々入力し、前記第２のクロック制御入力を前記第
２の論理積回路に前記第３のクロック制御入力を前記第
３のスイッチ回路の制御入力端に各々入力し、前記伝搬
制御入力を前記第１ 、第２．第３の論理積回路の他の
入力とし、前記第２の論理積回路の出力を前記第２のス
イッチ回路の制御入力とし、前記第２のスイッチ回路の
入力として論理”ｏ“′の信号源を接続しその出力を前
記第２のスイッチ回路の出力と共通にするとともに、前
記第１の論理積の出力を前記信号出ツバ前記第３の論理
積回路の出力を前記第３のスイッチ回路の入力とし、前
記第３のスイッチ回路の出力を前記伝般制御出力とする
符号化回路要素を、複数量−列に配置し、前記符号化回
路要素列の先頭の閥素の伝搬制御入力端に論理゛°１“
°信号源を接続し、前記先頭要素の伝搬制御出力を二番
目の安素の伝搬制御入力と接続し、二番目以降の前記要
素の伝搬制御出力を次段の前記要素の伝搬制御出力に次
々に接続し、最後の前記要素の伝搬制御出力端を開放と
し、全体として前記要素の数と同数の入力端子と出力端
子を持つことを特徴とする符号化回路。 （？り％の論理積回路として各々負極性入力正極性出力
の論理積回路を用いかつ対応する入力信号を論理反転回
路を介して入力し、かつ峠第２のクロック制御入力を負
極性で入ツノし、前記第３のクロック制御入力を前記第
２のクロック制御入力と同一とし、普命第３の峠スイッ
チ回路の制御入力に印加して前記符号化回路要素を構成
することを特徴とする特許請求の範囲第１項に記載負極
性出力の論理回路を用いかつ対応する出力信号を論理反
転回路を介して出力し、輔＠２のクロック制御入ノＡ極
性で入力し、峠第３．のクロック制御入力を前記第２の
クロック制御入力と同記第２の論理積回路に印加せず、
別の論理反転回路を介して印加して鎗需符号化回路要素
を有することを特徴とする特許請求の範囲第１項に記載
の符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9640282A JPS58212697A (ja) | 1982-06-04 | 1982-06-04 | 符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9640282A JPS58212697A (ja) | 1982-06-04 | 1982-06-04 | 符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58212697A true JPS58212697A (ja) | 1983-12-10 |
| JPH0352159B2 JPH0352159B2 (ja) | 1991-08-09 |
Family
ID=14163963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9640282A Granted JPS58212697A (ja) | 1982-06-04 | 1982-06-04 | 符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58212697A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104497A (ja) * | 1984-10-26 | 1986-05-22 | Nec Corp | 連想記憶装置 |
| JPS61144798A (ja) * | 1984-12-18 | 1986-07-02 | Nec Corp | 連想記憶装置 |
| JPS61145797A (ja) * | 1984-12-19 | 1986-07-03 | Nec Corp | 連想記憶装置 |
-
1982
- 1982-06-04 JP JP9640282A patent/JPS58212697A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104497A (ja) * | 1984-10-26 | 1986-05-22 | Nec Corp | 連想記憶装置 |
| JPH0550079B2 (ja) * | 1984-10-26 | 1993-07-28 | Nippon Electric Co | |
| JPS61144798A (ja) * | 1984-12-18 | 1986-07-02 | Nec Corp | 連想記憶装置 |
| JPH0551999B2 (ja) * | 1984-12-18 | 1993-08-04 | Nippon Electric Co | |
| JPS61145797A (ja) * | 1984-12-19 | 1986-07-03 | Nec Corp | 連想記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0352159B2 (ja) | 1991-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0370249B2 (ja) | ||
| JPS6340412A (ja) | 有限状態機械回路 | |
| JPS60116034A (ja) | 加算回路 | |
| JPH11251914A (ja) | 電圧選択回路及びｄ／ａ変換器 | |
| JPS58212697A (ja) | 符号化回路 | |
| JPH10105378A (ja) | 並列加算器 | |
| JPS6165623A (ja) | Ｃｍｏｓセレクタ回路 | |
| JPH11143686A (ja) | 部分積生成回路 | |
| JPH0756749B2 (ja) | 機能選択回路 | |
| JPH08255487A (ja) | 半導体記憶装置 | |
| JPS6022431B2 (ja) | ダイナミック型シフトレジスタ | |
| JPH0247038B2 (ja) | ||
| JPH0432096A (ja) | 半導体記憶装置の読み出し方法 | |
| JPS6177422A (ja) | ラインデ−タセレクタ回路 | |
| JP3052356B2 (ja) | 連想メモリのデータ処理回路 | |
| JPS63122314A (ja) | 出力バツフア回路 | |
| JPS6264124A (ja) | プログラマブル・ロジツク・デバイス | |
| JPS59107637A (ja) | 論理回路 | |
| JPH08212057A (ja) | 全加算器 | |
| JP4776183B2 (ja) | 複数のバスを駆動するマルチバス駆動装置 | |
| JPS62221727A (ja) | 全加算回路 | |
| JPS63207213A (ja) | 遅延回路 | |
| JPS63245020A (ja) | デコ−ダ回路 | |
| JPS62105524A (ja) | 信号選択回路 | |
| JPS62293824A (ja) | ゲ−ト回路 |