JPS62221727A - 全加算回路 - Google Patents
全加算回路Info
- Publication number
- JPS62221727A JPS62221727A JP6650686A JP6650686A JPS62221727A JP S62221727 A JPS62221727 A JP S62221727A JP 6650686 A JP6650686 A JP 6650686A JP 6650686 A JP6650686 A JP 6650686A JP S62221727 A JPS62221727 A JP S62221727A
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- JP
- Japan
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- carry
- signal
- circuit
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- carry signal
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- 230000008094 contradictory effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は全加算回路、特に、２種類の全加算器を交互に
接続した全加算回路に関するものである。
接続した全加算回路に関するものである。
従来の技術
従来の全加算回路の一例を第３図に示す。
この全加算回路は、全加算器を直列に接続したものであ
る。各全加算器は、半加算器ＨＡと、２台のスイッチ５
ｗ５ｓｘと、インバータＩと、排他的論理和ゲートＥＸ
Ｒとで構成される。
る。各全加算器は、半加算器ＨＡと、２台のスイッチ５
ｗ５ｓｘと、インバータＩと、排他的論理和ゲートＥＸ
Ｒとで構成される。
初段の半加算器ＨＡＩＯのＡＯ入力と８０入力にはそれ
ぞれデータの最下位桁が入力される。半加算器ＨΔ１０
の和出力ＨＯは、桁上げライン」二に設けたスイッチＳ
ＸＯと、半加算器１−１Δ１０の桁上げ出力ＣＤと甫」
ユげラインを接糾；するスイッチ８ＷＯに供給されて、
両方のスイッチの制御が行われれる。スイッチＳＷＯへ
はインバータＩ２０を介して和出力ＨＯが供給されるた
め、スイッチＳＷＯとスイッチＳｘＯの動作は相反する
論理状態をとるようになされる。すなわち、スイッチＳ
ｘＯは、“１″が供給されるとオンになり、” ｏ ”
が供給されるとオフとなる。従ってスイッチＳＷＯは和
出力ＨＯが” １ ”のときオフであり、“′０″のと
きオンである。
ぞれデータの最下位桁が入力される。半加算器ＨΔ１０
の和出力ＨＯは、桁上げライン」二に設けたスイッチＳ
ＸＯと、半加算器１−１Δ１０の桁上げ出力ＣＤと甫」
ユげラインを接糾；するスイッチ８ＷＯに供給されて、
両方のスイッチの制御が行われれる。スイッチＳＷＯへ
はインバータＩ２０を介して和出力ＨＯが供給されるた
め、スイッチＳＷＯとスイッチＳｘＯの動作は相反する
論理状態をとるようになされる。すなわち、スイッチＳ
ｘＯは、“１″が供給されるとオンになり、” ｏ ”
が供給されるとオフとなる。従ってスイッチＳＷＯは和
出力ＨＯが” １ ”のときオフであり、“′０″のと
きオンである。
排他的論理和ゲー）ＥＸＲＩＯには、棚」―げ入力ｃｌ
と和出力ＨＤが入力されて、この役の和出力ＳＯを出力
する。
と和出力ＨＤが入力されて、この役の和出力ＳＯを出力
する。
スイッチＳｘＯとスイッチＳＷＯは互いに一端が接続さ
れていて、それぞれのスイッチのオン、オフに従い、桁
上げ入力Ｃ１あるいは桁上げ出力ＣＯが次段に送られ次
段での桁上げ入力となる。
れていて、それぞれのスイッチのオン、オフに従い、桁
上げ入力Ｃ１あるいは桁上げ出力ＣＯが次段に送られ次
段での桁上げ入力となる。
次段においても上記と同じ操作が行なわれる。
即ち、Δ１入力、８１入力および前段からの＋ｉ？ ｔ
げ信号とから和出力Ｓ１と次段への（１ｆ１−げ信号を
出力ずろ。
げ信号とから和出力Ｓ１と次段への（１ｆ１−げ信号を
出力ずろ。
従って、＋ｆ？−にげライン上にスイッチ５ＸＯ１Ｓｘ
１、・・・・、Ｓ Ｘ （ｎ −１） チー！ＴＪ’ｌ
：ｌｉ？続されたｎ個の全加算器からなるｎビットの全
加算回路が構成される。
１、・・・・、Ｓ Ｘ （ｎ −１） チー！ＴＪ’ｌ
：ｌｉ？続されたｎ個の全加算器からなるｎビットの全
加算回路が構成される。
上記の説明をもとにして作製した各゛ｆ′−加算器Ｉ」
Δの真理表およびスイッチＳＸの出力する桁上げ信号を
第１表に示す。
Δの真理表およびスイッチＳＸの出力する桁上げ信号を
第１表に示す。
ここで次段への桁上げで″−パ印のある所は前段からの
桁上げ信号が通過する事を意味する。
桁上げ信号が通過する事を意味する。
第１表
さらに和１１１力８に対する真理値表を第２表に示す。
第２表
」１述した従来の全加算回路は桁上げ信号ＣＩがスイッ
チＸ０１Ｘ１、・・・・、ＳＸ （ＴＩ−１）のすべて
を通過する可能性がある。この場合、各スイッチのイン
ピーダンス及び接続点のインピーダンスによる信号の遅
延がおこる。多段からなる全加算回路が動作するのに最
も時間がかかるのが、この桁上げ信号Ｃｉがすべてのス
イッチを通過して桁上げ出力［０が出力するまでである
。従って、高速動作の全加算回路を実現するためには、
この桁上げ信号の遅延を少なくする必要がある。
チＸ０１Ｘ１、・・・・、ＳＸ （ＴＩ−１）のすべて
を通過する可能性がある。この場合、各スイッチのイン
ピーダンス及び接続点のインピーダンスによる信号の遅
延がおこる。多段からなる全加算回路が動作するのに最
も時間がかかるのが、この桁上げ信号Ｃｉがすべてのス
イッチを通過して桁上げ出力［０が出力するまでである
。従って、高速動作の全加算回路を実現するためには、
この桁上げ信号の遅延を少なくする必要がある。
そこで本発明は、高速動作の可能な全加算回路を提供す
ることを目的とする。
ることを目的とする。
問題点を解決するための手段
上記問題点を解決するための本発明は、第１のタイプの
加算器段および第２のタイプの加算器段とが交互に桁上
げ信号ラインに接続されて構成された全加算回路であっ
て、 第１のタイプの加算器段は、２入力から和信号および負
の論理符号をもつ桁上げ信号を出力する第１の半加算器
と、該和信号の値に応答して前段からの桁上げ信号また
は該負の論理符号をもつ桁上げ信号のいずれかを次段に
接続する桁上げ信号ラインに出力させる、互いに相違す
る論理状態をとる第１の三値回路と第１のスイッチと、
該前段からの桁上げ信号と該和信号とから和出力を出力
する第１の排他的論理和回路とを具備し、第２のタイプ
の加算器段は、２入力から和信号および正の論理符号を
もつ桁上げ信号を出力する第２の゛１８−加算器と、該
和信弓に応答して上記第１の全加算器段からの桁上げ信
号または該正の論理相号をもつ桁１−げ信号のいずれか
を一１１記桁上げ信号ラインに出力させる、＋７−いに
相違する論理状態をとる第２の三値回路と第２のスイッ
チと、該第１の全加算器段からの桁上げ信号の反転信号
と、第２の半加算器の和信号とから和出力を出力する第
２の排他的論理和回路とを具備することを’＋’召敦と
する。
加算器段および第２のタイプの加算器段とが交互に桁上
げ信号ラインに接続されて構成された全加算回路であっ
て、 第１のタイプの加算器段は、２入力から和信号および負
の論理符号をもつ桁上げ信号を出力する第１の半加算器
と、該和信号の値に応答して前段からの桁上げ信号また
は該負の論理符号をもつ桁上げ信号のいずれかを次段に
接続する桁上げ信号ラインに出力させる、互いに相違す
る論理状態をとる第１の三値回路と第１のスイッチと、
該前段からの桁上げ信号と該和信号とから和出力を出力
する第１の排他的論理和回路とを具備し、第２のタイプ
の加算器段は、２入力から和信号および正の論理符号を
もつ桁上げ信号を出力する第２の゛１８−加算器と、該
和信弓に応答して上記第１の全加算器段からの桁上げ信
号または該正の論理相号をもつ桁１−げ信号のいずれか
を一１１記桁上げ信号ラインに出力させる、＋７−いに
相違する論理状態をとる第２の三値回路と第２のスイッ
チと、該第１の全加算器段からの桁上げ信号の反転信号
と、第２の半加算器の和信号とから和出力を出力する第
２の排他的論理和回路とを具備することを’＋’召敦と
する。
昨月
本発明は、桁上げライン上に、スイッチの代わりに３値
回路を設けたことを特徴とする。さらに、偶数ビット段
の全加算器と奇数ビット段の全加算器は種類の異なった
もので、桁上げライン上で交互に接続させて全体の全加
算回路を構成する。
回路を設けたことを特徴とする。さらに、偶数ビット段
の全加算器と奇数ビット段の全加算器は種類の異なった
もので、桁上げライン上で交互に接続させて全体の全加
算回路を構成する。
偶数ビット段には正論理の桁上げ信号を入力して、負論
理の桁上げ信号を出力するのに対し、奇数ビット段は負
論理の桁上げ信号を入力して正論理の桁上げ信号を出力
するようになっている。
理の桁上げ信号を出力するのに対し、奇数ビット段は負
論理の桁上げ信号を入力して正論理の桁上げ信号を出力
するようになっている。
このため、ｔｉ？ ｌｚげ信号が伝播する時間の短縮が
可能となる。
可能となる。
実施例
第１図に本発明の実施例を示す。以下、第１図を参照し
て回路の構成、機能の説明を行なう。
て回路の構成、機能の説明を行なう。
まず半加算器Ｈ，ｌは、２つの入力ＡＯ１ＢＯを入力し
、和出力ＨＯと、本来の桁上げ出力とは逆の論理符号の
信号ＣＯを出力している。
、和出力ＨＯと、本来の桁上げ出力とは逆の論理符号の
信号ＣＯを出力している。
和出力ＨＯは、桁上げライン」二に設けた三値回路ＴＲ
ｌ０と、半加算器ＨΔＯの桁上げ出力ＣＯと桁」１げラ
インを接続するスイッチＳＩＯとに供給されて、両者の
制御が行なわれる。スイッチＳＩＯにはインバータＩＩ
Ｏを介して和出力ＨＤを供給することにより、三値回路
ＴＲｒＯとスイッチＳＩＯのオン・オフが論理的に相違
する状態になるようにしである。
ｌ０と、半加算器ＨΔＯの桁上げ出力ＣＯと桁」１げラ
インを接続するスイッチＳＩＯとに供給されて、両者の
制御が行なわれる。スイッチＳＩＯにはインバータＩＩ
Ｏを介して和出力ＨＤを供給することにより、三値回路
ＴＲｒＯとスイッチＳＩＯのオン・オフが論理的に相違
する状態になるようにしである。
すなわち、三値回路ＴＲｌ０は１′′が供給されるとオ
ンになり、入力の桁上げ信号を反転した信号を出力する
。一方、三値回路ＴＲｌ０に” ｏ ”が供給される吉
高インピーダンスとなり、出力は不定となる。一方、ス
イッチＳＩＯは、和出力ＨＯが“１″′のときオフであ
り、“′０″のときオンである。従って、和出力ＨＯが
“０″′のとき、桁上げラインに半加算器ＨＡＯの桁上
げ出力ＣＯが出力される。
ンになり、入力の桁上げ信号を反転した信号を出力する
。一方、三値回路ＴＲｌ０に” ｏ ”が供給される吉
高インピーダンスとなり、出力は不定となる。一方、ス
イッチＳＩＯは、和出力ＨＯが“１″′のときオフであ
り、“′０″のときオンである。従って、和出力ＨＯが
“０″′のとき、桁上げラインに半加算器ＨＡＯの桁上
げ出力ＣＯが出力される。
排他的論理和ゲー）ＥＸＲＱには、桁上げ入力Ｃ１と和
出力ＨＯが入力されて、この段の和出力３０を出力する
。
出力ＨＯが入力されて、この段の和出力３０を出力する
。
三値回路ＴＲｌ０とスイチＳＩＯは互いに一端が接続さ
れていて、それぞれのオン、オフに従い、桁−Ｌげ入力
Ｃ１あるいは桁上げ出力ＣＯが次段に送られ次段での桁
上げ入力となる。
れていて、それぞれのオン、オフに従い、桁−Ｌげ入力
Ｃ１あるいは桁上げ出力ＣＯが次段に送られ次段での桁
上げ入力となる。
上記の説明をもとにして作製した″４′−加算器ＨＡＯ
の真理表および三値回路ＴＲｌ０の出力する桁上げ信号
を第３表に示す。
の真理表および三値回路ＴＲｌ０の出力する桁上げ信号
を第３表に示す。
第；）表
さらに、和出力ＳＯに対する真理表を第４表に示す。
第４表
次段は、上記の初段とほぼ同じであるが異なる点が２カ
所ある。第１は、半加算器ＨＡＩの桁上げ出力が、本来
の桁上げ出力と同じ正の論理符号をもつ桁−Ｌげ出力Ｃ
１であること。第２は、前段からの桁上げ入力をインハ
ーク■１を介して排他的論理和ゲー）ＥＸＲＩに供給す
ることである。
所ある。第１は、半加算器ＨＡＩの桁上げ出力が、本来
の桁上げ出力と同じ正の論理符号をもつ桁−Ｌげ出力Ｃ
１であること。第２は、前段からの桁上げ入力をインハ
ーク■１を介して排他的論理和ゲー）ＥＸＲＩに供給す
ることである。
半加算器ＨΔ１は、２つの入力Δ１、Ｂ１を入力し、和
出力１」１と、正論理符号の桁上げ出ノＪＣ１を出力し
ている。和出力Ｈ１は、桁上げライン上に設けた三値回
路ＴＲＭと、半加算器ＨＡＩの桁上げ出ノＪＣＩと桁上
げラインを接続するスイッチＳｌｌに供給されて、両者
の制御が行なわれる。
出力１」１と、正論理符号の桁上げ出ノＪＣ１を出力し
ている。和出力Ｈ１は、桁上げライン上に設けた三値回
路ＴＲＭと、半加算器ＨＡＩの桁上げ出ノＪＣＩと桁上
げラインを接続するスイッチＳｌｌに供給されて、両者
の制御が行なわれる。
スイッチＳＫＩにはインパークＩｌｌを介して和出力Ｈ
１を供給することにより、三値回路ＴＲＴｌとスイッチ
Ｓｌｌのオン、オフが、互いに論理的に相反する状態と
なるようにしである。三値回路ＴＲＴｌは“１パが供給
されるとオンになり、“′０”が供給されるとオフにな
る。従って、スイッチＳＩＯは、和出力Ｈ１が１′′の
ときオフであり、“０”のときオンである。
１を供給することにより、三値回路ＴＲＴｌとスイッチ
Ｓｌｌのオン、オフが、互いに論理的に相反する状態と
なるようにしである。三値回路ＴＲＴｌは“１パが供給
されるとオンになり、“′０”が供給されるとオフにな
る。従って、スイッチＳＩＯは、和出力Ｈ１が１′′の
ときオフであり、“０”のときオンである。
排他的論理和ゲー）ＥＸＲＩには、前段からの桁上げ入
力がインバータ■１を介して入力されるとともに和出力
Ｈ１が入力される。この排他的論理和ゲー）ＥＸＲＩか
らは、にの没の和出力Ｓ１が出力される。
力がインバータ■１を介して入力されるとともに和出力
Ｈ１が入力される。この排他的論理和ゲー）ＥＸＲＩか
らは、にの没の和出力Ｓ１が出力される。
三値回路ＴＲＩＩとスイッチＳｌｌは１１いに一端が接
続されていて、それぞれのオン、オフに従い、前段から
の桁上げ入力あるいは桁上げ出力桁上げ１が次段に送ら
れ次段での桁−１〕げ入力となる。
続されていて、それぞれのオン、オフに従い、前段から
の桁上げ入力あるいは桁上げ出力桁上げ１が次段に送ら
れ次段での桁−１〕げ入力となる。
」１記の説明をもとにして作製した半加算器Ｉ］△ｌの
真理表および三値回路ＴＲＩの出力する桁上げ信号を第
５表に示す。
真理表および三値回路ＴＲＩの出力する桁上げ信号を第
５表に示す。
第５表
さらに、和出力Ｓ１に対する真理表を第６表に示す。
第６表
第３段は、初段の全加算器と全く同じであり、第４段は
第２段の全加算器と全く同じである。このようにしてさ
らに交互にタイプの異なる全加算器を接続することによ
り本発明の全加算回路が構成される。初段の全加算器は
常に偶数ビットに使用されるのに対し、第２段の全加算
器は常に奇数ビットに使用される。
第２段の全加算器と全く同じである。このようにしてさ
らに交互にタイプの異なる全加算器を接続することによ
り本発明の全加算回路が構成される。初段の全加算器は
常に偶数ビットに使用されるのに対し、第２段の全加算
器は常に奇数ビットに使用される。
従って本発明の全加算回路では、桁上げの信号を三値回
路の入力に入れ、その反転出力は次段の三値回路へ伝わ
るよう接続されている。
路の入力に入れ、その反転出力は次段の三値回路へ伝わ
るよう接続されている。
即ち、偶数ビットは正論理の桁上げ信号を入力して負論
理の桁上げ信号を出力し、奇数ビットは負論理の桁上げ
信号を入力し正論理の桁上げ信号を出力する回路構成と
しである。その結果、桁上げ信号が伝播する時間を短縮
できる。
理の桁上げ信号を出力し、奇数ビットは負論理の桁上げ
信号を入力し正論理の桁上げ信号を出力する回路構成と
しである。その結果、桁上げ信号が伝播する時間を短縮
できる。
第２図は、三値回路ＴＲＩをＣＭＯ３で構成した例であ
る。２つのｎＭＯ３トランジスタＭ１、Ｍ２と、２つの
ｐＭＯ３）ランジスタＭ３、Ｍ４とが直列に接続され、
中央のトランジスタＭ２とＭ３とが普通のＣＭＯＳイン
ハーク回路を構成しており、両方のゲートが入力Ｉに接
続されている。
る。２つのｎＭＯ３トランジスタＭ１、Ｍ２と、２つの
ｐＭＯ３）ランジスタＭ３、Ｍ４とが直列に接続され、
中央のトランジスタＭ２とＭ３とが普通のＣＭＯＳイン
ハーク回路を構成しており、両方のゲートが入力Ｉに接
続されている。
そして、両端のトランジスタＭ１およびＭ４のゲートに
は信号φとその反転信号φとがそれぞれ印加されるよう
になされている。かくして、信号φと反転信号φとによ
り、トランジスタＭ１、Ｍ４がオンの時は、入力Ｉはト
ランジスタＭ２、Ｍ３で構成される反転回路により反転
されて出力される。しかし、トランジスタＭｌ、Ｍ４が
オフの時は、入力Ｉの状態にかかわらず出力は不定とな
る。
は信号φとその反転信号φとがそれぞれ印加されるよう
になされている。かくして、信号φと反転信号φとによ
り、トランジスタＭ１、Ｍ４がオンの時は、入力Ｉはト
ランジスタＭ２、Ｍ３で構成される反転回路により反転
されて出力される。しかし、トランジスタＭｌ、Ｍ４が
オフの時は、入力Ｉの状態にかかわらず出力は不定とな
る。
本発明は偶数ビットが正の桁上げ入力、負の桁上げ出力
、奇数ビットは負の桁上げ入力、正の桁上げ出力で全体
が偶数ビットの場合を説明したが、桁上げの論理符号が
逆の場合及び奇数ビットで終る場合についても桁上げ信
号の論理符号さえ注意すれば実現可能である。
、奇数ビットは負の桁上げ入力、正の桁上げ出力で全体
が偶数ビットの場合を説明したが、桁上げの論理符号が
逆の場合及び奇数ビットで終る場合についても桁上げ信
号の論理符号さえ注意すれば実現可能である。
発明の詳細
な説明したように桁上げ信号を三値回路を通して伝える
という本発明により高速の加減算が可能な全加算回路が
実現できる。
という本発明により高速の加減算が可能な全加算回路が
実現できる。
第１図は本発明の全加算回路の実施例の一例、第２図は
三値回路の一実施例、 第３図は従来の全加算回路の一例である。 （主な参照番号） ＨＡ ０−ＨＡ（ｎ −１）、Ｉ」ΔＩｎ 〜ＨＡ １
（ｎ −１）・・半加算器、 ＴＲＴＯ−ＴＲＩ （ｎ−１）、ＴＲＩ・・三値回路、 ＥＸＲＯ−ＥＸＲ（ｎ−１）、 ＥＸＲ１−ＥＸＲ１（Ｔｌ−１） ・・排他的論理和素子、 ■１〜■（ｎ−１）、■１０〜■１ （ｎ−１）、■２
０〜■２（ｎ−１）・・インバータ、Ｓｌ［］ 〜Ｓ
］ （ｎ−１） 、５ＷＯ−３Ｗ （ｎ −１）、５
ＸＱ−３Ｘ （ｎ−１）−・スイッチ素子、Ｍｌ、Ｍ２
・・Ｎ型ＭＯ３ＦＥＴ。 Ｍ３、Ｍ４・・Ｐ型ＭＯ３ＦＥＴ ｉ
三値回路の一実施例、 第３図は従来の全加算回路の一例である。 （主な参照番号） ＨＡ ０−ＨＡ（ｎ −１）、Ｉ」ΔＩｎ 〜ＨＡ １
（ｎ −１）・・半加算器、 ＴＲＴＯ−ＴＲＩ （ｎ−１）、ＴＲＩ・・三値回路、 ＥＸＲＯ−ＥＸＲ（ｎ−１）、 ＥＸＲ１−ＥＸＲ１（Ｔｌ−１） ・・排他的論理和素子、 ■１〜■（ｎ−１）、■１０〜■１ （ｎ−１）、■２
０〜■２（ｎ−１）・・インバータ、Ｓｌ［］ 〜Ｓ
］ （ｎ−１） 、５ＷＯ−３Ｗ （ｎ −１）、５
ＸＱ−３Ｘ （ｎ−１）−・スイッチ素子、Ｍｌ、Ｍ２
・・Ｎ型ＭＯ３ＦＥＴ。 Ｍ３、Ｍ４・・Ｐ型ＭＯ３ＦＥＴ ｉ
Claims (1)
- 【特許請求の範囲】 全加算回路であって、２入力から和信号および負の論理
符号をもつ桁上げ信号を出力する第１の半加算器と、該
和信号の値に応答して前段からの桁上げ信号または該負
の論理符号をもつ桁上げ信号のいずれかを次段に接続す
る桁上げ信号ラインに出力させる、互いに相違する論理
状態をとる第１の三値回路と第１のスイッチと、該前段
からの桁上げ信号と該和信号とから和出力を出力する第
１の排他的論理和回路とを備える第１の全加算器段と、 ２入力から和信号および正の論理符号をもつ桁上げ信号
を出力する第２の半加算器と、該和信号に応答して上記
第１の全加算器からの桁上げ信号または該正の論理符号
をもつ桁上げ信号のいずれかを上記桁上げ信号ラインに
出力させる、互いに相違する論理状態をとる第２の三値
回路と第２のスイッチと、該第１の全加算器からの桁上
げ信号の反転信号と、第２の半加算器の和信号とから和
出力を出力する第２の排他的論理和回路とを備える第２
の全加算器段とを交互に桁上げ信号ラインに接続させて
構成することを特徴とする全加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6650686A JPS62221727A (ja) | 1986-03-24 | 1986-03-24 | 全加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6650686A JPS62221727A (ja) | 1986-03-24 | 1986-03-24 | 全加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62221727A true JPS62221727A (ja) | 1987-09-29 |
Family
ID=13317782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6650686A Pending JPS62221727A (ja) | 1986-03-24 | 1986-03-24 | 全加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62221727A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06250817A (ja) * | 1993-03-01 | 1994-09-09 | Nec Corp | パイプライン方式回路 |
| RU2484518C1 (ru) * | 2012-05-21 | 2013-06-10 | Лев Петрович Петренко | ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ВТОРОГО МЛАДШЕГО РАЗРЯДА, АКТИВИЗИРУЮЩАЯ РЕЗУЛЬТИРУЮЩИЙ АРГУМЕНТ (2Smin+1)f(2n) "УРОВНЯ 2" И (1Smin+1)f(2n) "УРОВНЯ 1" СУММАТОРА fCD(Σ)RU ДЛЯ АРГУМЕНТОВ СЛАГАЕМЫХ ±[1,2nj]f(2n) И ±[1,2mj]f(2n) ФОРМАТА "ДОПОЛНИТЕЛЬНЫЙ КОД RU" (ВАРИАНТЫ РУССКОЙ ЛОГИКИ) |
-
1986
- 1986-03-24 JP JP6650686A patent/JPS62221727A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06250817A (ja) * | 1993-03-01 | 1994-09-09 | Nec Corp | パイプライン方式回路 |
| RU2484518C1 (ru) * | 2012-05-21 | 2013-06-10 | Лев Петрович Петренко | ФУНКЦИОНАЛЬНАЯ СТРУКТУРА ВТОРОГО МЛАДШЕГО РАЗРЯДА, АКТИВИЗИРУЮЩАЯ РЕЗУЛЬТИРУЮЩИЙ АРГУМЕНТ (2Smin+1)f(2n) "УРОВНЯ 2" И (1Smin+1)f(2n) "УРОВНЯ 1" СУММАТОРА fCD(Σ)RU ДЛЯ АРГУМЕНТОВ СЛАГАЕМЫХ ±[1,2nj]f(2n) И ±[1,2mj]f(2n) ФОРМАТА "ДОПОЛНИТЕЛЬНЫЙ КОД RU" (ВАРИАНТЫ РУССКОЙ ЛОГИКИ) |
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