JPS648857B2 - - Google Patents
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- JPS648857B2 JPS648857B2 JP9641882A JP9641882A JPS648857B2 JP S648857 B2 JPS648857 B2 JP S648857B2 JP 9641882 A JP9641882 A JP 9641882A JP 9641882 A JP9641882 A JP 9641882A JP S648857 B2 JPS648857 B2 JP S648857B2
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- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3876—Alternation of true and inverted stages
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- Physics & Mathematics (AREA)
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- Mathematical Analysis (AREA)
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
Description
本発明は複数桁の２つの数を加算する加算回路
に関し、特にCMOSトランジスタ（相補型絶縁
ゲート電界効果トランジスタ）を用いて構成する
のに最適な加算回路に関するものである。 従来の加算回路を第１図、第２図に示す。 第１図は公知の全加算器であり、第ｉ桁目の加
算数Ai、第ｉ桁目の被加算数Bi、第ｉ桁目への
桁上げ信号Ciを入力して、第ｉ桁目の和Si、第ｉ
＋１桁目への桁上げ信号Ci+1を出力する機能のも
のである。ちなみに、SiとCi+1は、 Si＝AiBiCi Ci+1＝AiBi＋Ci（AiBi） で示される。尚、同図において、ａは排他的論理
和（EXOR）ゲート、ｂはNANDゲートである。
第２図は、第１図の全加算器を用いて、加算数
Ａ、被加算数Ｂが共に４ビツトの場合の加算回路
を示し、第１図と同一部分は同一記号を用いてお
り、L1〜L4は全加算器である。即ち、加算数
（A4A3A2A1）と被加算数（B4B3B2B1）と第１桁
目への桁上げ信号C1を入力して、４ビツトの和
（S4S3S2S1）と第４桁目からの桁上げ信号C5を出
力する回路である。 加算数Ai、被加算数Bi、桁上げ信号C1が同時
に入力されたとすれば、和SiはEXORゲート（排
他的論理和ゲート）２段、C2はEXORゲート１
段とNANDゲート２段の遅延時間が必要で、
EXORゲートをCMOSトランジスタで構成した
とき、NAND又はNORゲート２段相当の遅延時
間とみなせるから、和S1はゲート４段分の遅延、
最終の桁上げ信号C5はゲート10段分の遅延時間
を待つて得られる。一般に、ｎビツト数同志の加
算の場合、クリテイカルパスである桁上げ信号
Co+1を得るためには、ゲート2n＋２段分の遅延時
間が必要となる。 本発明は、従来の加算回路の長いクリテイカル
パスを大幅に短縮し、高速に加算することのでき
る加算回路を提供しようとするものである。 以下図面を参照して本発明の実施例を説明す
る。 第３図は本発明の加算回路に用いる全加算器の
一実施例である。同図ａはタイプ１の全加算器で
あり、第ｉ桁目の加算数Ai、第ｉ桁目の被加算
数Bi、第ｉ桁目への桁上げ信号Ciを入力し、第
ｉ桁目の和Siと第ｉ＋１桁目への桁上げ信号i+1
を出力する機能を有するものである。又、同図ｂ
はタイプ２の全加算器であり、加算数Ai、被加
算数Bi、桁上げ信号を入力し、和Siと第ｉ＋
１桁目への桁上げ信号Ci+1を出力する機能を有す
るものである。このタイプ１、２の回路を交互に
接続して従来の半分遅延時間ですむ加算回路を構
成出来る。同図中、１，８はEXOR（排他的論理
和）ゲート、２，９，１４１，１４２はインバー
タである。３，１０はＰチヤネル・トランジス
タ、４，１１はＮチヤネル・トランジスタであつ
て、３と４，１０と１１でそれぞれトランスフ
ア・ゲートを構成している。７は、Ai＝Bi＝０
（低論理レベル）のとき、出力＝１、Ai＝Bi＝１
（高論理レベル）のとき、出力＝０となり、Ai＝
０、Bi＝１又はAi＝１、Bi＝０のときには、出
力が高インピーダンスとなる論理ゲートである。
１４は、Ai＝Bi＝０のとき、出力＝０、Ai＝Bi
＝１のとき、出力＝１となり、Ai＝０、Bi＝１
又はAi＝１、Bi＝０のときには、出力が高イン
ピーダンスとなる論理ゲートである。５，６，１
２，１３は第４図に示すようなトライステート・
インバータである。同図において、同図ｂは同図
ａの詳細回路図である。 第４図において、イネーブル制御信号Ｅをハイ
レベル（高論理レベル）、をローレベル（低論
理レベル）にしたとき、入力信号INが反転され
て低インピーダンスで出力OUTに伝達され、イ
ネーブル制御信号Ｅをローレベル、をハイレベ
ルにしたとき、出力OUTは高インピーダンスと
なる。さて、第３図ａのタイプ１全加算器、ｂの
タイプ２全加算器の真理値表をそれぞれ第１表、
第２表に示す。
に関し、特にCMOSトランジスタ（相補型絶縁
ゲート電界効果トランジスタ）を用いて構成する
のに最適な加算回路に関するものである。 従来の加算回路を第１図、第２図に示す。 第１図は公知の全加算器であり、第ｉ桁目の加
算数Ai、第ｉ桁目の被加算数Bi、第ｉ桁目への
桁上げ信号Ciを入力して、第ｉ桁目の和Si、第ｉ
＋１桁目への桁上げ信号Ci+1を出力する機能のも
のである。ちなみに、SiとCi+1は、 Si＝AiBiCi Ci+1＝AiBi＋Ci（AiBi） で示される。尚、同図において、ａは排他的論理
和（EXOR）ゲート、ｂはNANDゲートである。
第２図は、第１図の全加算器を用いて、加算数
Ａ、被加算数Ｂが共に４ビツトの場合の加算回路
を示し、第１図と同一部分は同一記号を用いてお
り、L1〜L4は全加算器である。即ち、加算数
（A4A3A2A1）と被加算数（B4B3B2B1）と第１桁
目への桁上げ信号C1を入力して、４ビツトの和
（S4S3S2S1）と第４桁目からの桁上げ信号C5を出
力する回路である。 加算数Ai、被加算数Bi、桁上げ信号C1が同時
に入力されたとすれば、和SiはEXORゲート（排
他的論理和ゲート）２段、C2はEXORゲート１
段とNANDゲート２段の遅延時間が必要で、
EXORゲートをCMOSトランジスタで構成した
とき、NAND又はNORゲート２段相当の遅延時
間とみなせるから、和S1はゲート４段分の遅延、
最終の桁上げ信号C5はゲート10段分の遅延時間
を待つて得られる。一般に、ｎビツト数同志の加
算の場合、クリテイカルパスである桁上げ信号
Co+1を得るためには、ゲート2n＋２段分の遅延時
間が必要となる。 本発明は、従来の加算回路の長いクリテイカル
パスを大幅に短縮し、高速に加算することのでき
る加算回路を提供しようとするものである。 以下図面を参照して本発明の実施例を説明す
る。 第３図は本発明の加算回路に用いる全加算器の
一実施例である。同図ａはタイプ１の全加算器で
あり、第ｉ桁目の加算数Ai、第ｉ桁目の被加算
数Bi、第ｉ桁目への桁上げ信号Ciを入力し、第
ｉ桁目の和Siと第ｉ＋１桁目への桁上げ信号i+1
を出力する機能を有するものである。又、同図ｂ
はタイプ２の全加算器であり、加算数Ai、被加
算数Bi、桁上げ信号を入力し、和Siと第ｉ＋
１桁目への桁上げ信号Ci+1を出力する機能を有す
るものである。このタイプ１、２の回路を交互に
接続して従来の半分遅延時間ですむ加算回路を構
成出来る。同図中、１，８はEXOR（排他的論理
和）ゲート、２，９，１４１，１４２はインバー
タである。３，１０はＰチヤネル・トランジス
タ、４，１１はＮチヤネル・トランジスタであつ
て、３と４，１０と１１でそれぞれトランスフ
ア・ゲートを構成している。７は、Ai＝Bi＝０
（低論理レベル）のとき、出力＝１、Ai＝Bi＝１
（高論理レベル）のとき、出力＝０となり、Ai＝
０、Bi＝１又はAi＝１、Bi＝０のときには、出
力が高インピーダンスとなる論理ゲートである。
１４は、Ai＝Bi＝０のとき、出力＝０、Ai＝Bi
＝１のとき、出力＝１となり、Ai＝０、Bi＝１
又はAi＝１、Bi＝０のときには、出力が高イン
ピーダンスとなる論理ゲートである。５，６，１
２，１３は第４図に示すようなトライステート・
インバータである。同図において、同図ｂは同図
ａの詳細回路図である。 第４図において、イネーブル制御信号Ｅをハイ
レベル（高論理レベル）、をローレベル（低論
理レベル）にしたとき、入力信号INが反転され
て低インピーダンスで出力OUTに伝達され、イ
ネーブル制御信号Ｅをローレベル、をハイレベ
ルにしたとき、出力OUTは高インピーダンスと
なる。さて、第３図ａのタイプ１全加算器、ｂの
タイプ２全加算器の真理値表をそれぞれ第１表、
第２表に示す。
【表】
【表】
第３図ａから、AiとBiの排他的論理和AiBi
＝０のとき、Si＝Ci、i+1＝１（Ai＝Bi＝０）／
０（Ai＝Bi＝１）となり、AiBi＝１のとき、Si
＝、i+1＝となるように、EXORゲート１
が、トランスフア・ゲート３，４とトライステー
ト・インバータ５を相補的にイネーブル・デイス
エーブル制御していることがわかる。 また、AiBi＝１のとき、トライステート・
インバータ６はイネーブル、論理ゲート７の出力
は高インピーダンス状態となり、AiBi＝０の
とき、トライステート・インバータ６はデイスエ
ーブル、論理ゲート７の出力は低インピーダンス
状態となる。 同様に、第３図ｂでは、EXORゲート８が、
トランスフア・ゲート１０，１１とトライステー
ト・インバータ１２を相補的にイネーブルデイス
エーブル制御する。また、トライステート・イン
バータ１３と論理ゲート１４との関係は、上記ａ
タイプ１の場合と同様であつて、AiBi＝０の
とき、Si＝Ci、Ci+1＝０（Ai＝Bi＝０）／１（Ai
＝Bi＝１）となり、AiBi＝１のとき、Si＝、
Ci+1＝Ciとなるように構成されていることがわか
る。 第５図に本発明による４ビツト加算回路の実施
例を示す。第５図の５１，５３は第３図ａのタイ
プ１全加算器であり、５２，５４は第３図ｂのタ
イプ２全加算器であつて、奇数ビツト目にタイプ
１の、偶数ビツト目にタイプ２の全加算器がそれ
ぞれ配置された構成になつている。タイプ１全加
算器５１、タイプ２全加算器５３中の７，１４
は、それぞれ第３図ａ，ｂ中の同番号の論理ゲー
トと全く同じものである。 第５図の回路は、加算数（A4A3A2A1）、被加
算数（B4B3B2B1）、桁上げ信号C1を入力し、４
ビツトの和（S4S3S2S1）と第４桁目からの桁上げ
信号C5を出力する。各ブロツク５１〜５４の動
作が、第３図の説明で明らかであるから、詳細な
説明は省略する。さて、加算数Ai、被加算数Bi、
桁上げ信号C1が同時に入力されたとすれば、和
S1はEXORゲート１段とインバータ２段、2は
EXOR1段とインバータ１段の遅延時間で得ら
れ、クリテイカルパスである桁上げ信号C5は、
C2からC5までインバータ３段分の遅延時間とな
るから、EXOR1段とインバータ４段の遅延時間
だけで得られる。これはゲート換算で６段分の遅
延時間となる。 一般に、ｎビツト数同志の加算の場合、クリテ
イカルパスである桁上げ信号Co+1は、ゲートｎ＋
２段分の遅延時間だけで得られる。これは、第２
図の従来回路のクリテイカルパス遅延時間、ゲー
ト2n＋２段分と比べて、約半分に短縮された値
となる。即ち、従来の回路に対して、２倍の加算
速度で加算できることになる。 桁上げ信号i+1，Ci+1はトライステート、イン
バータでドライブされているため、例えば、トラ
ンスフア・ゲートを直列接続した構成の桁上げ信
号伝搬径路の伝搬遅延よりも小さい遅延時間で桁
上げ信号を伝搬させるように設計することが容易
に可能である。 なお、第３図の実施例で、トライステート・イ
ンバータ５，６，１２，１３、トランスフア・ゲ
ート３と４，１０と１１をイネーブル・デイスエ
ーブル制御するのに、それぞれEXORゲート１
とインバータ２、EXORゲート８とインバータ
９を用いているが、１，８にEXNOR（イクスク
ルーシブ・ノア）ゲートを用いて、トライステー
ト・インバータ５，６，１２，１３、トランスフ
ア・ゲート３と４，１０と１１のイネーブル、デ
イスエーブル制御入力を交換（第４図のＥ，Ｅに
入力されている入力線を交換し、Ｐチヤネル・ト
ランジスタ３，１０とＮチヤネル・トランジスタ
４，１１のゲート入力線を交換）しても同様に実
現できる。（図示せず） 第６図は、第３図ｂのタイプ２全加算器の他の
実施例である。図中、９〜１３は第３図ｂに記載
されている構成物と全く同じものであり、同じ番
号を附記してある。６０はNORゲート、６１は
AND・NOR複合ゲートであつて、複合ゲート６
１の出力には、AiBiが得られる。即ち、NOR
ゲート６０と複合ゲート６１とで、第３図の
EXORゲート８と等価となる。６２はNANDゲ
ートであり、６３，６４はそれぞれＰチヤネル、
Ｎチヤネル・トランジスタである。６０，６２，
６３，６４の構成で、第３図ｂ中の論理ゲート１
４と全く同じ機能を有し、等価となる。従つて、
第６図と第３図ｂの回路は等価となる。第３図の
論理ゲート１４の出力（Ci+1に接続される）は、
Ｐチヤネル、Ｎチヤネル・トランジスタ共に縦積
２段の出力段となつているのに対し、第６図の回
路では、Ｐチヤネル、Ｎチヤネル・トランジスタ
６３，６４が共に１段（出力端子から固定電位点
の間にトランジスタ１個）であるため、Ci+1の負
荷をドライブするのに、第３図ｂの場合に比べて
約半分のゲート幅のトランジスタ６３，６４でよ
く、従つて、ドレイン容量が約半分となつてより
高速の加算器を構成することができる。 以上説明したように本発明によれば、簡単な回
路構成で、クリテイカルパスである桁上げ信号伝
搬径路を大幅に短縮して、高速加算動作が可能な
加算回路が得られ、その効果は極めて大きいもの
である。
＝０のとき、Si＝Ci、i+1＝１（Ai＝Bi＝０）／
０（Ai＝Bi＝１）となり、AiBi＝１のとき、Si
＝、i+1＝となるように、EXORゲート１
が、トランスフア・ゲート３，４とトライステー
ト・インバータ５を相補的にイネーブル・デイス
エーブル制御していることがわかる。 また、AiBi＝１のとき、トライステート・
インバータ６はイネーブル、論理ゲート７の出力
は高インピーダンス状態となり、AiBi＝０の
とき、トライステート・インバータ６はデイスエ
ーブル、論理ゲート７の出力は低インピーダンス
状態となる。 同様に、第３図ｂでは、EXORゲート８が、
トランスフア・ゲート１０，１１とトライステー
ト・インバータ１２を相補的にイネーブルデイス
エーブル制御する。また、トライステート・イン
バータ１３と論理ゲート１４との関係は、上記ａ
タイプ１の場合と同様であつて、AiBi＝０の
とき、Si＝Ci、Ci+1＝０（Ai＝Bi＝０）／１（Ai
＝Bi＝１）となり、AiBi＝１のとき、Si＝、
Ci+1＝Ciとなるように構成されていることがわか
る。 第５図に本発明による４ビツト加算回路の実施
例を示す。第５図の５１，５３は第３図ａのタイ
プ１全加算器であり、５２，５４は第３図ｂのタ
イプ２全加算器であつて、奇数ビツト目にタイプ
１の、偶数ビツト目にタイプ２の全加算器がそれ
ぞれ配置された構成になつている。タイプ１全加
算器５１、タイプ２全加算器５３中の７，１４
は、それぞれ第３図ａ，ｂ中の同番号の論理ゲー
トと全く同じものである。 第５図の回路は、加算数（A4A3A2A1）、被加
算数（B4B3B2B1）、桁上げ信号C1を入力し、４
ビツトの和（S4S3S2S1）と第４桁目からの桁上げ
信号C5を出力する。各ブロツク５１〜５４の動
作が、第３図の説明で明らかであるから、詳細な
説明は省略する。さて、加算数Ai、被加算数Bi、
桁上げ信号C1が同時に入力されたとすれば、和
S1はEXORゲート１段とインバータ２段、2は
EXOR1段とインバータ１段の遅延時間で得ら
れ、クリテイカルパスである桁上げ信号C5は、
C2からC5までインバータ３段分の遅延時間とな
るから、EXOR1段とインバータ４段の遅延時間
だけで得られる。これはゲート換算で６段分の遅
延時間となる。 一般に、ｎビツト数同志の加算の場合、クリテ
イカルパスである桁上げ信号Co+1は、ゲートｎ＋
２段分の遅延時間だけで得られる。これは、第２
図の従来回路のクリテイカルパス遅延時間、ゲー
ト2n＋２段分と比べて、約半分に短縮された値
となる。即ち、従来の回路に対して、２倍の加算
速度で加算できることになる。 桁上げ信号i+1，Ci+1はトライステート、イン
バータでドライブされているため、例えば、トラ
ンスフア・ゲートを直列接続した構成の桁上げ信
号伝搬径路の伝搬遅延よりも小さい遅延時間で桁
上げ信号を伝搬させるように設計することが容易
に可能である。 なお、第３図の実施例で、トライステート・イ
ンバータ５，６，１２，１３、トランスフア・ゲ
ート３と４，１０と１１をイネーブル・デイスエ
ーブル制御するのに、それぞれEXORゲート１
とインバータ２、EXORゲート８とインバータ
９を用いているが、１，８にEXNOR（イクスク
ルーシブ・ノア）ゲートを用いて、トライステー
ト・インバータ５，６，１２，１３、トランスフ
ア・ゲート３と４，１０と１１のイネーブル、デ
イスエーブル制御入力を交換（第４図のＥ，Ｅに
入力されている入力線を交換し、Ｐチヤネル・ト
ランジスタ３，１０とＮチヤネル・トランジスタ
４，１１のゲート入力線を交換）しても同様に実
現できる。（図示せず） 第６図は、第３図ｂのタイプ２全加算器の他の
実施例である。図中、９〜１３は第３図ｂに記載
されている構成物と全く同じものであり、同じ番
号を附記してある。６０はNORゲート、６１は
AND・NOR複合ゲートであつて、複合ゲート６
１の出力には、AiBiが得られる。即ち、NOR
ゲート６０と複合ゲート６１とで、第３図の
EXORゲート８と等価となる。６２はNANDゲ
ートであり、６３，６４はそれぞれＰチヤネル、
Ｎチヤネル・トランジスタである。６０，６２，
６３，６４の構成で、第３図ｂ中の論理ゲート１
４と全く同じ機能を有し、等価となる。従つて、
第６図と第３図ｂの回路は等価となる。第３図の
論理ゲート１４の出力（Ci+1に接続される）は、
Ｐチヤネル、Ｎチヤネル・トランジスタ共に縦積
２段の出力段となつているのに対し、第６図の回
路では、Ｐチヤネル、Ｎチヤネル・トランジスタ
６３，６４が共に１段（出力端子から固定電位点
の間にトランジスタ１個）であるため、Ci+1の負
荷をドライブするのに、第３図ｂの場合に比べて
約半分のゲート幅のトランジスタ６３，６４でよ
く、従つて、ドレイン容量が約半分となつてより
高速の加算器を構成することができる。 以上説明したように本発明によれば、簡単な回
路構成で、クリテイカルパスである桁上げ信号伝
搬径路を大幅に短縮して、高速加算動作が可能な
加算回路が得られ、その効果は極めて大きいもの
である。
第１図は全加算器の従来例を示す図、第２図は
４ビツト加算回路の従来例を示す図、第３図ａ，
ｂは、それぞれ本発明のタイプ１、タイプ２全加
算器の実施例を示す回路図、第４図ａ，ｂは第３
図中のトライステート・インバータの概略回路図
及び具体的回路図、第５図は本発明の４ビツト加
算回路の実施例を示す回路図、第６図はタイプ２
全加算器の他の実施例を示す回路図である。 １，８……EXORゲート、５，６……トライ
ステート・インバータ、３，４，１０，１１……
トランスフア・ゲート。
４ビツト加算回路の従来例を示す図、第３図ａ，
ｂは、それぞれ本発明のタイプ１、タイプ２全加
算器の実施例を示す回路図、第４図ａ，ｂは第３
図中のトライステート・インバータの概略回路図
及び具体的回路図、第５図は本発明の４ビツト加
算回路の実施例を示す回路図、第６図はタイプ２
全加算器の他の実施例を示す回路図である。 １，８……EXORゲート、５，６……トライ
ステート・インバータ、３，４，１０，１１……
トランスフア・ゲート。
Claims (1)
- 【特許請求の範囲】 １ 加算信号と被加算信号が共に低論理レベルの
とき、高論理レベルの出力信号を出力し、上記加
算信号と被加算信号が共に高論理レベルのとき、
低論理レベルの出力信号を出力し、上記加算信号
と被加算信号のうち、一方が低論理レベル、他方
が高論理レベルのとき、高インピーダンス出力状
態となる論理ゲートと、上記加算信号と被加算信
号とを入力とする排他的論理和ゲートと、上記排
他的論理和ゲートの出力が高論理レベルのときイ
ネーブルとなり、低論理レベルのときデイスエー
ブルとなる第１、第２のトライステート・インバ
ータと、上記排他的論理和ゲートの出力が高論理
レベルのときデイスエーブルとなり、低論理レベ
ルのときイネーブルとなるトランスフア・ゲート
とを具備し、桁上げ入力信号を上記第１、第２の
トライステート・インバータと、上記トランスフ
ア・ゲートの入力に入力し、上記第１のトライス
テート・インバータの出力と上記トランスフア・
ゲートの出力とを接続し、この接続点に和出力信
号を得、上記第２のトライステート・インバータ
の出力と上記論理ゲートの出力とを接続し、この
接続点に桁上げ出力信号を得るように構成したこ
とを特徴とする加算回路。 ２ 加算信号と被加算信号が共に低論理レベルの
とき、低論理レベルの出力信号を出力し、上記加
算信号と被加算信号が共に高論理レベルのとき、
高論理レベルの出力信号を出力し、上記加算信号
と被加算信号のうち、一方が低論理レベル、他方
が高論理レベルのとき、高インピーダンス出力状
態となる論理ゲートと、上記加算信号と被加算信
号とを入力とする排他的論理和ゲートと、上記排
他的論理和ゲートの出力が高論理レベルのときそ
れぞれデイスエーブル、イネーブルとなり、低論
理レベルのときそれぞれイネーブル、デイスエー
ブルとなる第１、第２のトライステート・インバ
ータと、上記排他的論理和ゲートの出力が高論理
レベルのときイネーブルとなり、低論理レベルの
ときデイスエーブルとなるトランスフア・ゲート
とを具備し、桁上げ入力信号を上記第１、第２の
トライステート・インバータと、上記トランスフ
ア・ゲートの入力に入力し、上記第１のトライス
テート・インバータの出力と上記トランスフア・
ゲートの出力とを接続し、この接続点に和出力信
号を得、上記第２のトライステート・インバータ
の出力と上記論理ゲートの出力とを接続し、この
接続点に桁上げ出力信号を得るように構成したこ
とを特徴とする加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9641882A JPS58213341A (ja) | 1982-06-04 | 1982-06-04 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9641882A JPS58213341A (ja) | 1982-06-04 | 1982-06-04 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213341A JPS58213341A (ja) | 1983-12-12 |
| JPS648857B2 true JPS648857B2 (ja) | 1989-02-15 |
Family
ID=14164423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9641882A Granted JPS58213341A (ja) | 1982-06-04 | 1982-06-04 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213341A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0725630U (ja) * | 1992-07-20 | 1995-05-12 | 有限会社キャプテン | 遊技機械取付卓上発信機 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6170636A (ja) * | 1984-09-10 | 1986-04-11 | レイセオン カンパニ− | 全加算器回路 |
| JPS6242230A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | スタテイツクキヤリ−回路 |
| KR960004572B1 (ko) * | 1994-01-28 | 1996-04-09 | 금성일렉트론주식회사 | 산술연산 논리회로 |
-
1982
- 1982-06-04 JP JP9641882A patent/JPS58213341A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0725630U (ja) * | 1992-07-20 | 1995-05-12 | 有限会社キャプテン | 遊技機械取付卓上発信機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58213341A (ja) | 1983-12-12 |
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