JPS6242230A - スタテイツクキヤリ−回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 キャリー回路であって、スタティック論理を筒中な回路
によって４ＪＩｉ成することにより、高速動作およびパ
ワーダウンを口ｆ能とする。

〔産業上の利用分野〕

木９１明はキャリー回路、更に詳しくｄえばＡ　Ｌ　Ｕ
　（Ａ、ｒｉｔｈｍｅｔｉｃ　Ｌｏｇｉｃ　Ｕｎｉｔ　
）のスタテ４−／クキヤリー回路に関するものである。

〔従来の技術〕

従来よりＣＭＯ３４１！成のスタテイクキヤリ−回路に
比べて回路構成が筒中である等の理由により、ダイナミ
ー２クキヤリ−回路が使用されている。　第５図はＡＬ
Ｕに使用されている従来のダイナミー／クギヤリ−回路
の基本ビットセルの回路図である０図においてｌと５は
２人力の排他的論理和回路、２は２人力ナンド回路、３
と４は２人カッ７回路、６〜８はインバータ回路、９は
Ｐチャンネルトランジスタ構成のトランスミツトゲート
回路、１０．１１はＮチャンネルトラウンジスタ構成の
トランスミツトゲート回路である。

またａ、ｂはハーフアダーの人力、ＰＧはプリチャージ
入力、ＣＹ、ｎはド位ビットからのキャリイー出力、Ｓ
ＵＭはａ、ｂ入力の部分和である０次に従来例に係る回
路の動作を第６図のタイミングチャートを参照しながら
説明する。イく図示のクロックパルスに同期してＰＧ大
入力低レベルになると、これによりトランスミツトゲー
ト回路９はオンし、ＣＹ　Ｉｎを高レベルにチャーシア
ー７プする。一方この期間インバータ回路６は高レベル
出力となるから、２人力ノア回路３．４は非アクテイブ
状態となってトランスミツトゲート回路ｔｏ、ｔｉがオ
フする。

次にクロックパルスが高レベルになってＰＧ大入力高レ
ベルとなると、２人力ノア回路３．４がアクティブとな
るから、入力ａ、ｂのレベル状ｆｇに従いトランスミツ
トゲート回路１０又は１１のいずれかが開く。すなわち
ａ、ｂ入力が共に低レベルのとき又はノ（に高レベルの
と５排他的論理和回路ｌの出力は低レベルとなってトラ
ンスミツトゲート回路１０が開き、１１が閉じる。とこ
ろでａ、ｂ入力が共に低レベルのときにには２人カナン
ト回路２の出力が高レベルとなるからＣＹｏｕＬ　には
高レベルが現われ、Ｌ位ビー、トにはキャリーなしが伝
えられる（木回路でキャリーのしｌ（ルが高レベルのと
きキャリーなしで、低レベルのときキャリーありとして
いる。）、またａ。

ｂ入力が共に高レベルのときには２人力ナンド回路２の
出力が低レベルとなるから、ＣＹＯＬＩＬ　には低レベ
ルが現れ、１１位ビー２トには、＃ヤリーありが伝えら
れる。

次にａ、ｂのいずれか一方が高レベルで他方が低レベル
のとき、排他的論理和回路１の出力は高レベルとなって
トランスミツトゲ−１・回路ｌＯが閉じ、１１が開く、
ド位のキャリービット入力ＣＹ　ｉ　ｎが低レベルのと
き、すなわちキャリーがあるときトランスミツトゲート
回路１１を介して低レベルが伝達され、ＣＹｏｕＬから
Ｆ−位ビットにキャリーがある旨、伝えられる。またＣ
ｉｎが高レベルのときトランスミツトゲート回路１１を
介して高レベルが伝達され、ＣＹＯｕｔからＬ位ビット
にキャリーがない旨、伝えられる。

なお５０Ｍ出力には、人力ａ、ｂおよびＣＹ　１ｎの部
分和が出力される。

〔発明が解決しようとする問題点〕

ところで、第６図のタイミングチャートに示すように、
従来例のダイナミックキャリー回路によればｌマシンサ
イクルを２つのド間に分けて一方をプリチャージ（低レ
ベル）、他方をディスチャージ（高レベル）の期間とし
て使っている。

すなわちこの回路を動作させるためにはプリチャージの
時間が特別に必要であり、ＡＬＵのアクセル時間がそれ
だけ全２Ｆにかかることになる。

これは最近のマイクロコンピュータのシステムグロック
の高速化を図るにで大きな障害となっていた。

さらに第７図に示すように、キャリーティンｌ−の各ビ
ットのトランスミツトゲート回路（例えば第３図で示す
トランスミツトゲート回路１１）が同時に開いてＦ位ビ
ットから低レベルが転送されるような場合には、トラン
スミツトゲート回路のオン抵抗および寄生容賃のため信
号伝達に相当の時間がかかる。システムクロックはかか
る最悪の条件を考慮した値に設定する必要があるので、
結局システムクロー７りのｔ−分な高速化を図ることが
できなかった。

またダイナミック論理の特性と、クロックによるプリチ
ャージは不ロｆ欠であるから、スタティック論理のよう
にクロックを停止してパワーダウンを図ることができな
いという問題点があった。

本発明はかかる従来例の問題点に鑑みて創作されたもの
であり、筒中な回路構成で高速動作およびパワーダウン
を”Ｔ　ＩＦ、とするスタティックキャリー回路の提供
を目的とする。

〔問題点を解決すべき「没〕

本発明第１図は本発明のスタテイ−７クキヤリ一回路の
基本ビットセルの原理ブロック図であり、第１のビット
セルと第２のビットセルからなっている。第１のビー７
トセル、第２のビットセルのいずれが音数ビットセル４
は偶数ビットセルになってもよい。

図において１２はハーフアダー人力ａ、ｂのレベル状態
の組合わせによってｃ、ｄ、Ｃ信号のいずれかを出力す
る第１の論理回路、１３はＣ信号によりクロック動作し
てＦ位ピッ）＋ヤリー出力ＣＹＯを反転して出力する第
１のクロックドインバータ回路、１４はＣ信号により第
１のビットセルの出力ＣＹＩを低レベルに設定する第１
の低レベル供給回路、１５はｄ信号によりＣＹｌを高レ
ベルに設定する第１の高レベル供給回路、１６は信ｉ？
−ｅと出力ＣＹＯとの排他的論理和を出力する第２の論
理回路である。

また１７はハーフアダー人力ａ、ｂのレベル状７８の組
み合わせによってり、ｉ、ｊ信号のいずれかを出力する
第３の論理回路、１８はｈ信号によりクロック動作して
第１のビットセルのキャリー出力ＣＹＩを反転して出力
する第２のクロックドイノ／＜−夕回路、１９はｉ信号
により第２のビットセルの出力ＣＹ２を低レベルに設定
する第２の低レベル供給回路、２０はｊ信号によりＣＹ
２を高レベル設定する第２の高レベル供給回路、２１は
も）Ｎ　ｊ３　ｈと出力ＣＹＩとの排他的論理和を出力
する第４の論理回路である。

このようにギヤリーラインににキャリーが伝達される場
合は、クロックドインバータ回路によりキャリーがビッ
ト毎に反転されるように構成されている。

〔作用〕

第１図のビットセルのハーフアダー人力ａ。

ｂが低レベルのとき第１の論理回路１２からはＣ信すが
出力して第１の低レベル供給回路のみをアクティブにし
、ＣＹＩを低レベルにする。すなわちこのときにはキャ
リーはない、これに対しａ、ｂが共に高レベルのとＪ、
第１の高レベル供給回路１５のみをアクティブにしＣＹ
ｌを高レベルにする。すなわちこのときにはキャリーが
ある。またａ、ｂのいずれか一方が高レベルで他力が低
レベルのとき、第１の論理回路１２からはＣ信号が出力
して第１のクロックドインバータ回路１３をアクティブ
にし、ド位ビットの出力ＣＹＯを反転する。すなわちＣ
ＹＯが低レベルのとき（Ｆ位ビットにキャリーあり、）
’、ＣＹ１は高レベル（第１のビットセルにキャリーあ
り、）となって第２のビットセルに伝達される。またＣ
ＹＯが高レベルのとき（下佼ビットギャリーなし、）、
ＣＹｌは低レベル（第１のビットセルにキャリーなし、
）となって第２のビットセルに伝達される。

第２のビットセルでは、ハーフアダー人力ｆ。

ｇが共に高レベルのとき、第３の論理回路１７からｉ信
号が出力して第２の低レベル供給回路のみをアクティブ
にし、ＣＹ２を低レベルにする。すなわちこのときキャ
リーはある。これに対しｆ。

ｇが共に低レベルのとき、第３の論理回路１７からｊ信
号が出力して第２の高レベル供給回路２０のみをアクテ
ィブにし、ＣＹ２を高レベルにする。すなわちこのとき
にはキャリーはない、またａ、ｂのいずれか一方が高レ
ベルで他方が低レベルのとき、第３の論理回路１７から
ｈ信号が出力して第２のクロックドインバータ回路１８
をアクティブにし、第１のビットセルのキャリー出力Ｃ
ＹＩを反転する。すなわちＣＹＩが低レベルのとき（第
１のビットセルにキャリーなし、）、ＣＹ２は高レベル
（第２のビットセルにキャリーなし、）となって次のビ
ットセルに伝達される。

またＣＹＩが高レベルのとき（第１のビットセルにキャ
リーあり、）、ＣＹ２は低レベル（第２のビットセルに
キャリーあり、）となって次のビットセルに伝達される
。

〔実施例〕

次に図を参照しながら本発明の実施例について説明する
。第２図は本５１明の実施例に係るスタティックキャリ
ー回路の回路図であり、第１図と同じ晶−）のものは同
じＪｔ　ｉｌを示している。

実施例では第１の論理回路１２はａ、ｂを入力とする２
人カッ７回路２６と２人力ナンド回路２７．２人力ナン
ド回路２７の出力を反転するインバータ回路２８．２人
カッ７回路２６の出力とインバータ回路２９の出力を２
人力とする２人力ノア回路２８，２人力ノア回路２８の
出力を反転するインバータ回路３０からなっている。

また第２の論理回路１６は下位ビットのキャリー出力Ｃ
ＹＯを反転するインバータ回路３１と、この反転出力と
２人カッ７回路２８の出力を２人力とする排他的論理和
回路３２からなっている。　２２は第１の低レベル供給
回路としてのｎチャネルトランジスタであり、ドレイン
がキャリー出力ＣＹＩに、ゲートが２人力ノア回路２６
の出力ＣＹｌに゛接続ごれ、ソースが接地されている。

２３は第１の高レベル供給回路としてのｐチャネルトラ
ンジスタであり、ドレインがキャリー出力ＣＹＩに、ゲ
ートが２人力ナンド回路２７の出力に接続され、ソース
がＶＤｌｌに接続されている。

第３の論理回路１７はｆ、ｇを入力とする２人カッ７回
路３３と２人力ナンド回路３４．２人力ナンド回路３４
の出力を反転するインバータ回路３６．２人力ノア回路
３３の出力とインバータ回路３６の出力を２人力とする
２人カッ７回路３５．２人力ノア回路３３の出力を反転
するインバータ回路３７．２人力ノア回Ｗ＆３５の出力
を反転するインバータ回路３８からなっている。

また第４の論理回路２１はキャリー出力ＣＹＩを反転す
るイン八−タ回路３９と、この反転出力とインバータ回
路３８の出方を２人力とする排他的論理和回路４０から
なっている。

２４は第２の低レベル供給回路としてのｎチャネルトラ
ンジスタであり、ドレインがキャリー出力ＣＹ２に、ゲ
ートがインバータ回路３６の出力に接続され、ソースが
接地されている。２５は第２の高レベル供給回路として
のｐチャネルトランジスタであり、ドレイ〉゛がキャリ
ー出方ＣＹ２に、ゲートがインバータ回路３７の出力に
接続され、ソースがＶＤＤに接続されている。

次に第２図に承す本発明の実施例の動作について説明す
るが、まず第３［４のタイミングチャートを参照しなが
ら第１のビットセルの動作について説明する。

ハーフアダー人力ａ、ｂはクロックに同期して変化する
。入力ａ、ｂが共に低レベルのとき（ケース１）、Ｃ信
号が高レベル（ｄ信号が高レベル、Ｃ信号が低レベル）
となってｎチャネルトランジスタ２２のみがオンするの
で、ＣＹＩは低レベル（キャリーなし、）となる、なお
このときのｓｉはｃｙｏとなる。

入力ａ、ｂが共に高レベルのとき（ケース２）、ｄ信号
が低レベル（Ｃ信号が低レベル。

Ｃ信号が低レベル）となってｐチャネルトランジスタ２
３のみがオンするので、ＣＹｌは高レベル（キャリーあ
り、）となる、このときのＳｌもてＴでとなる。

入力ａ、ｂのいずれか一方が低レベルで他方が高レベル
のときＣケース３）、Ｃ信号が高レベル（Ｃ信号が低レ
ベル、ｄ信号が高レベル）となってクロックドインバー
タ回路１３がアクティブとなるので、ＣＹＩはＣＹＯと
なる。すなわちＣＹＯが高レベル（キャリーあり、）の
ときにはＣＹｌは低レベル（キャリーあり、）となり、
ＣＹＯが低レベル（キャリーなし、）のときにはＣＹＩ
は高レベル（キャリーなし、）となる、なおこのときの
ＳＬはＣＹＯとなる。

次に第２のビットセルの動作について第４図のタイミン
グチャートを参照しながら説明する。

入力ｆ１ｇが共に低レベルのとき（ケース４）、ｊ信号
が低レベル（ｈ信号が低レベル。

ｉ信号が低レベル）となってｐチャネルトランジスタ２
５のみがオンするので、ＣＴ４は高レベル（キャリーな
し、）となる、このとＪＳ２はＣＹＩとなる。

人力ｆ１ｇがノ（に高レベルのとき（ケース５）、ｉも
Ｔ　％；がＩ−高レベル（ｈ信−Ｊ−が低レベル。

１６９号が高レベル）となってｎチャネルトランジスタ
２４のみかオンするので、ＣＴ４は低レベル（Ｊ＋ヤリ
−あり、）となる。このときＳ２はＣＹＬとなる。

入力ｆ１ｇのいずれか・方が高レベルで他方が低レベル
のとｊ（ケース６）、ｈ信ｔ）が高レベル（Ｉ信号が低
レベル、ｊ信１）が高レベル）となってクロックド・イ
ソパータ回路１８がアクティブとなるので、ＣＴ４はσ
τゴとなる。このときＳ２はＣＹＩとなる。

このように未発ＩＪ１の−ｙ施例によれば、スタティッ
ク論理４Ａ成であるから、従来のような論理動ｒ１にと
って無効な時間（チャージアップ時１ζｆｔ）が不要と
なる。すなわちクロックの全周期を論理動作に有効に生
かすことができるので回路動作の高速化がｕ（士となる
。

またスタティック論理構成であるから、論理動作が行わ
れていない時間には、クロックを１Ｆめて消費゛心力を
ｆｌＴ　＆ＱすることがｒｊＴ濠となる。

さらに、第１のビットセルと第２のビットセルを音数ビ
ットセル又は偶数ビットセルに対応させて、多段ビー７
トセルを構成する場合において、本実施例によればヤヤ
リーンインＬの論理レベルは各ピント毎に駆動されるも
のであるから、従来例の回路のように下位ビットのキャ
リー出力が旧位ビットに伝達する間に波形がなまったり
、伝達時間が侵〈かかることはない。

またクロックドインバータ回路によっＣビット毎にキャ
リー出力の論理レベルを反転する回路構成により、ド位
ビットから［〕位ビットへの午ヤリー出力の伝達時間を
最小にすることができる。

（ｆｌＴ明の効果〕 以り説明したように本発明によれば、筒中なスタティッ
ク論理構成かつ躯ヤリーラインＬのキャリー伝達を１段
構成のグロフクドイン／ヘータ回路によって構成してい
るので、論理動作の高速化およびパワーダウンがｉｊｒ
　ｉｌとなる。

従ってまたＡＬＵ仝体の高速化やパワーダウンがＩＩ）
能となる。

【図面の簡単な説明】

第１図は未発明の原理ブロック［４，第２図は本発明の
実施例回路図、、第３図は第１のビットセルのタイミン
グチャート、第４図は第２のビットセルのタイミングチ
ャートである。 第５図は従来例の回路図、第６１４は第５図のタイミノ
グｆ？−トである。 第７図は従来例回路の問題・！工？説Ｉ！（する図であ
る。 １２・・・第１の論理回路 １３・・・第１のクロックドインバータ回路１４・・・
第１の低レベル供給回路 １５・・・第１の高レベル供給回路 １６・・・第２の論理回路 １７・・・第３の論理回路 １８・・・第２のクロックドインバータ回路１９・・・
第２の低レベル供給回路 ２０・・・第２の高レベル供給回路 ２１・・・第４の論理回路

Claims (1)

1. 【特許請求の範囲】 キャリーラインを介して第１のビットセルと第２のビッ
   トセルとを交互に接続してなるスタティックキャリー回
   路であって、 前記第１のビットセルは、ハーフアダーのａ、ｂ入力が
   共に低レベルのとき第１の信号ｃを出力し、ａ、ｂ入力
   が共に高レベルのとき第２の信号ｄを出力し、またａ、
   ｂ入力のいずれか一方が高レベルで他方が低レベルのと
   き第３の信号ｅを出力する第１の論理回路と、 下位ビットのキャリー出力ＣＹ０と前記第３の信号ｅと
   の排他的論理和Ｓ１を出力する第２の論理回路と、 前記第３の信号ｅによりクロック動作して前記キャリー
   出力ＣＹ０を反転してキャリー出力ＣＹ１に伝達する第
   １のクロックドインバータ回路と、 前記第１の信号ｃによりアクティブとなってキャリー出
   力ＣＹ１を低レベルに設定する第１の低レベル供給回路
   と、 前記第２の信号ｄによりアクティブとなってキャリー出
   力ＣＹ１を高レベルに設定する第１の高レベル供給回路
   とからなり、 前記第２のビットセルは、ハーフアダーのｆ、ｇ入力が
   共に低レベルのとき第４の信号ｈを出力し、ｆ、ｇ入力
   が共に高レベルのとき第５の信号ｉを出力し、またｆ、
   ｇ入力のいずれか一方が高レベルで他方が低レベルのと
   き第６の信号ｈを出力する第３の論理回路と、 前記キャリー出力ＣＹ１と前記第６の信号ｊとの排他的
   論理和Ｓ２を出力する第３の論理回路と、 前記第６の信号ｈによりクロック動作して前記キャリー
   出力ＣＹ１を反転してキャリー出力ＣＹ２に伝達する第
   ２のクロックドインバータ回路と、 前記第５の信号ｉによりアクティブとなってキャリー出
   力ＣＹ２を低レベルに設定する第２の低レベル供給回路
   と、 前記第４の信号ｊによりアクティブとなってキャリー出
   力ＣＹ２を高レベルに設定する第２の高レベル供給回路
   とからなることを特徴とするスタティックキャリー回路
   。