JPS63207213A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 本願はディジタル入力信号に対し各々の所定の遅延量を
与える複数の遅延素子を２者択一の選択ゲートを介して
縦続接続し、該選択ゲートを制御することにより遅延量
が大きくなった場合にも回路規模を大きくすることなく
任意の遅延量を与える遅延回路が開示される。

［産業上の利用分野］ 本発明はディジタル入力信号に対し一定の遅延量を与え
る遅延回路に関するものである。

かかる遅延回路はディジタル回路設計においているいろ
な所に用いられるが、外部より簡単に又自由に遅延量を
設定できることが望まれる。

また、同時に遅延量を大きくした場合であっても、回路
素子数が大きくならない遅延回路が望まれている。

［従来の技術］ 第３図はディジタル入力信号に対し一定の遅延量を与え
る従来の遅延回路の一例である。

図において、３０はディジタル入力信号を示し、３１〜
３５は各々単位遅延量（時間）Ｄをディジタル入力信号
３０に対し順次与える遅延素子を示す。

即ち、遅延素子３１はディジタル入力信号３０に対し単
位遅延量りを与え出力する回路であり、遅延素子３２は
さらに遅延素子３１からの出力信号に対し単位遅延ｆｆ
１Ｄを与える、というように順次遅延量りを与える。

遅延素子３１〜３５は（２ｎ−１）個存在し、これらは
図のように縦続接続されている。従って遅延素子３５か
らの出力はディジタル入力信号３０に対し単位遅延量り
の（２”−１）倍の遅延量が与えられることになる。

選択器３６は遅延素子３１の入力、即ちディジタル入力
信号３０、および遅延素子３１〜３５の出力が各々２０
個の信号ＤＯ〜Ｄ（２ｎ−１）として入力される。そし
て、２１個の入力ＤＯ〜Ｄ（２ｎ−１）の各々は外部か
らのｎビットデータに対応して選択される。

このように選択された信号は端子Ｗから遅延された信号
３７として出力される。

選択器３６の動作をよくわかりやすく説明するために、
第４図には第３図の遅延回路における選択器３６の具体
例が示されている。

第４図において、４０はアンド（＾ＮＤ）ゲート回路で
あり、その１つの入力に第３図の選択器３６の入力ＤＯ
が入力される。アンドゲート回路４０の他の入力端子は
選択用のｎビットデータが入力される。４１は１つのイ
ンヒビットゲート４１１を有するアンドゲート回路であ
って、このゲート回路４１の１つの入力には第３図の選
択３３６における入力信号Ｄ１が入力され、他の入力に
はｎとットデータの各々が入力する。４２は端子４２１
および４２２にインヒビット回路を有するアンドゲート
回路である。

同様に４３は端子４３１および４３２にインヒビット回
路を有するアンドゲート回路、４４は第３図における選
択器３６の入力Ｄ（２ｎ−１）の入力信号を入力する端
子を有し、他の入力端子にはｎビットデータに対しすべ
てインヒビット回路を有するアンドゲート回路である。

ゲート回路４０〜４４に入力された選択器３６の入力Ｄ
Ｏ〜Ｄ（２ｎ−１）は、ｎとットデータに対応していず
れか一つが選択され、オア（ＯＲ）ゲート４５を介して
遅延された信号として端子Ｗから出力されることになる
。

今、ｎビットデータを３ビツトと仮定して考えると、遅
延素子は７個存在し、従って選択器３６の入力はＤＯ〜
Ｄ７有ることになるのでアンドゲート回路は総計８個存
在することになる。即ち、８個のゲート回路に対し入力
ＤＯ，Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７のそ
れぞれが入力され、３ビツトの選択データに従っていず
れか１つが選択されてオアゲート４５を介して遅延され
た信号が出力される。従って、データ入力信号３０に対
し何等遅延を与える必要がない場合にはゲート４０が選
択され入力信号ＤＯがそのまま出力され、単位遅延量り
のみデータ入力信号３０に対して遅延を与える場合には
ゲート４１が選択され入力信号Ｄ１がゲート４１からそ
のまま出力されることになる。

このように、従来の遅延回路においては、２１種類の遅
延量を選択するにあたって２０個のアンドゲート回路が
使用されているので、遅延回路における選択できる遅延
量が増えるに従って、ゲート回路の数が２の累乗（２ｎ
）に比例して増加することになる。そして、ゲート回路
の入力はｎビットデータ＋１ビツト分の入力端子数が必
要であり、また、同時に、ゲート回路にはそれぞれ入力
端子にインヒビット回路が個有に付加されているのでそ
れぞれの構成が異なっている。

更に、選択器は一般にＬＳＩによって構成され、その場
合、各ゲート回路はベーシックセルの組会せによって構
成されるので、ゲートの入力端子数が増えることにより
ＬＳＩを構成するベーシックセルの数も増加することに
なる。

［発明が解決しようとする問題点１ 以上、第３図および第４図によって説明したように、従
来の遅延回路においては選択器の構成が複雑であり、か
つ遅延量を増加するに従って、選択器を構成するゲート
回路の数が著しく増加し、回路規模が大きくなる。その
ため、遅延回路の価格が上昇するという問題点を有して
いた。

従って、本発明の目的はかかる問題点を解決した遅延回
路を提供するものである。

［問題点を解決するための手段］ 第１図は本発明に係る遅延回路の原理ブロック図である
。

図において、１０はディジタル入力信号、１１は最終的
に遅延されたディジタル出力信号を示す。

５．６、…７は、それぞれ単位遅延量をＤとしタトキ、
２ｎ−ｔ、１）、２ｎ−２，１）１．　、　、２０．Ｄ
の遅延量を与える遅延素子である。１．２、…３．４は
それぞれ同一構成の２者択一型選択ゲートであり、２つ
の入力端子Ａ、Ｂと１つの出力端子Ｙを有する。

端子Ａには遅延されないままのディジタル信号が入力さ
れ、端子Ｂにはそれぞれ遅延素子５．６、…７を介して
遅延された信号が入力される。

れる。

選択ゲート１．２、…３．４の各々にはｎビットのデー
タ信号の各ビット信号が各端子Ｓに入力される。すなわ
ち、ｎビットデータのうち第１ビツト目が選択ゲート１
に、第２ビツト目が選択ゲート２に、第ｎ−１ビツト目
が選択ゲート３に、そしてｎ番目のビットは選択ゲート
４にそれぞれ入力する。選択ゲート２および３の間の回
路は同様であるので図では省略しである。

選択ゲート１．２、…３．４はそれぞれｎとットデータ
の入力する各ビットの状態が論理“１゛′である場合に
は入力端子Ａへの遅延されない入力信号をそのまま選択
して出力し、論理“０”である場合には入力端子Ｂに入
力される遅延された信号を出力するように構成されてい
る。

すなわち、選択ゲート１．２、…３．４は遅延素子５．
６、…７を縦続接続するとともにそれぞれｎとットデー
タの各ビットの論理“１”または“０“°によって２入
力端子Ａ、Ｂの信号のうちいずれか（各遅延素子の入力
又は出力）を２者択一するように構成されている。

し作　　用］ 本発明においては第１図に示すように、ｎ個の−遅延素
子５．６、…７は選択ゲート１．２、…３．４　を介し
て縦続接続され、かかる選択ゲートをｎビットデータの
各ビットデータで制御することで所望の遅延量を得るこ
とが可能である。

この場合、選択ゲートの数はｎビットの制御データに対
してｎ個の同一構成の選択ゲートを用意すればよい、ま
た、各選択ゲートは２者択一の簡単な構成を採ることが
できるので、通常は明らかに２つのゲート回路で済む。

第５図は、従来例と本発明を遅延段数とゲート回路数と
の関係において比較したものであり、実ｌ！Ａは本発明
について、破線Ｂは従来例についてのグラフである。

図より明らかなように本発明においては、遅延一段数（
すなわちｎ）の増加によってもゲート回路数は２ｎ個と
比例的に増加するだけであるが、一方、従来例において
は遅延段数の増加にともなって２の累乗（２ｎ）の数で
ゲート回路数が増加することなる。これに伴って、ＬＳ
Ｉを構成するベーシックセルの数も遅延段数に伴って大
きな差が生ずる。

［実施例１ 第２図は本発明に係る遅延回路の一実施例を示す回路図
である。第２図の実施例においては第１図のｎとットデ
ータを３ビツトの場合を例にとり回路を実現している。

第２図において、３ビツトデータとしたので第１図にお
けるｎは３に置き換えて説明する。

２１．２２．２３は第１図における２者択一の選択ゲー
ト１．２、…３．４のうちの３つに対応するものである
。それぞれの選択ゲート２１．２２．２３は全く同一構
成をとり、２つのアンドゲート回路および１つのオアゲ
ート回路で構成されている。但し、オアゲートは省略す
ることも可能である。

２４．２５．２６は第１図の遅延素子５．６．７に対応
するものである。いま、３ビツトデータであるので遅延
素子２４はｍ位遅延量をＤとすると２２・Ｄの遅延量を
入力信号１０に対して与えるものである。同様にして遅
延素子２５は２”Ｄの遅延量を入力信号に対して与える
ものであり、遅延素子２６は２０−Ｄの遅延量を与える
ものである。

ここにおいて遅延素子２４．２５．２６は例えばＤ−フ
リップフロップを所定段数直列に接続することにより、
容易に構成することができる。

今ディジタル入力信号１０に対して単位遅延量りの５倍
の遅延量（５・Ｄ）を与える場合の動作について説明す
る。

この場合、３ビツトデータは第１ビツト目と第３ビット
目が論理“Ｏ“となり、第２ビツト目のみが論理゛１”
となる。３ビツトデータの第１ビツト目が論理“０°”
であるので、選択ゲート２１のアンドゲート２１１は否
定論理となり、その出力は現れない。一方、アンドゲー
ト２１２はインヒビットゲートにより肯定論理となるの
で、遅延素子２４を介してディジタル入力信号１０が単
位遅延時間量りの２２倍、すなわち４・Ｄの遅延量を与
えられ、アンドゲート２１２およびオアゲート２１３を
介して出力されることになる。

一方、３ビツトデータのうちの２番目のデータは論理“
１″となっているので、選択ゲート２２におけるアンド
ゲート２２１が肯定論理とされる。

従って、オアゲート２１３から出力された２２・Ｄの遅
延量を与えられたディジタル信号はアンドゲート２２１
およびオアゲート２２３を介してそのまま出力されるこ
とになる。

ついで、３とットデータのうち３番目のデータは論理“
０”となっているので、選択ゲート２１におけるのと同
様に選択ゲート２３ではアンドゲート２３２が肯定論理
とされ遅延素子２６により更に２０倍すなわち単位遅延
量りの遅延量を与えられた信号がアンドゲート２３２お
よびオアゲート２３３を介して遅延されたディジタル信
号１１として出力されることになる。

ここで、ディジタル入力信号１０および遅延されたディ
ジタル信号１１を比較するとディジタル人力信号１０は
遅延素子２４および２６を介して出力信号１１として出
力されていることになり、所望の（２２＋２０）Ｄ＝５
・Ｄの遅延量を与えられた遅延信号が出力されることに
なる。

［発明の効果コ 以上説明したように本発明においては同一の２者択一の
選択ゲートを介して遅延素子を縦続接続して使用するこ
とができるので、遅延量を大きくする場合であっても、
選択ゲートの数を比例的に増加するのみでよく、選択ゲ
ートに使用されるゲート回路数も少なくて済み、回路構
成が簡単な小規模なＬＳＩの遅延回路が得られる。

従って従来の構成に比し著しく回路価格の上昇をおさえ
ることができる。

【図面の簡単な説明】

第１図は本発明に係る遅延回路の原理を説明するブロッ
ク図、 第２図は本発明の一実施例を説明するブロック図、。 第３図は従来例を説明するブロック図、第４図は従来例
における選択器の具体例を示す図、 第５図は従来例と本発明との効果の比較を示すグラフ図
、である。 図中１〜４．２１〜２３は選択ゲート、５〜７．２４〜
２６は遅延素子、 １０はディジタル入力信号、 １１は遅延されたディジタル出力信号、を示す。 尚、図中、同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）ディジタル入力信号に対し単位遅延量をＤとする
   とき、２＾ｎ＾−＾１・Ｄ、２＾ｎ＾−＾２・Ｄ、…、
   ２＾ｏ・Ｄの遅延量をそれぞれ与えるｎ個の遅延素子（
   ５、６、…７）と、 各遅延素子（５、６、…７）の入力または出力を選択し
   て出力する選択ゲート（１、２、…３、４）と、を有し
   、前記ｎ個の遅延素子（５、６、…７）は該選択ゲート
   （１、２、…３、４）を介して縦続接続され、前記選択
   ゲート（１、２、…３、４）の各々はｎビットのデータ
   信号の各ビットの論理値に応じて各々対応する遅延素子
   の入力または出力を選択するように制御されることを特
   徴とする遅延回路。
2. （２）前記選択器（１、２、…３、４）が、各遅延素子
   （５、６、…７）の入力と前記各ビットの論理値を入力
   するアンドゲートと、各遅延素子（５、６、…７）の出
   力と前記各ビットの論理値の反転値とも入力するアンド
   ゲートと、で構成されている特許請求の範囲第１項に記
   載の遅延回路。