JPS6126853B2 - - Google Patents
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- Publication number
- JPS6126853B2 JPS6126853B2 JP12797679A JP12797679A JPS6126853B2 JP S6126853 B2 JPS6126853 B2 JP S6126853B2 JP 12797679 A JP12797679 A JP 12797679A JP 12797679 A JP12797679 A JP 12797679A JP S6126853 B2 JPS6126853 B2 JP S6126853B2
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- Japan
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- bits
- decoder
- output
- binary code
- counter
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- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 1
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
この発明はバイナリコードをデコードするデコ
ード回路に関し、特にビツトのコードをデコード
に適するデコード回路に関するものである。
ード回路に関し、特にビツトのコードをデコード
に適するデコード回路に関するものである。
第１図は従来のデコーダの一例を示す結線図
で、点線で囲み符号１００を付した回路がＡ，
Ｂ，Ｃ，Ｄ端子からの４ビツトのバイナリコード
を入力して24＝16個の出力端子Q1〜Q16にデコー
ドして出力する論理回路であり、図に示す例では
16個のアンドゲートから構成されている。端子Ｓ
はチツプイネーブル信号の入力端子Ｓに論理
「１」の信号が存在する場合だけ端子Q1〜Q16か
らの出力が可能となる。第１図の論理回路はよく
知られているので一般的な説明を省略をする。
で、点線で囲み符号１００を付した回路がＡ，
Ｂ，Ｃ，Ｄ端子からの４ビツトのバイナリコード
を入力して24＝16個の出力端子Q1〜Q16にデコー
ドして出力する論理回路であり、図に示す例では
16個のアンドゲートから構成されている。端子Ｓ
はチツプイネーブル信号の入力端子Ｓに論理
「１」の信号が存在する場合だけ端子Q1〜Q16か
らの出力が可能となる。第１図の論理回路はよく
知られているので一般的な説明を省略をする。
第２図は第１図に示す論理回路を用いた従来の
回路の一例を示すブロツク結線図で、Ａ，Ｂ，
Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ端子からの８ビツトのバ
イナリコードを入力して23＝256個の出力端子Q1
〜Q256にデコードして出力する論理回路であり、
１０２，１０２，……１１６（但し１０３〜１１
５は省略してある。以下類似の省略を用いて図示
する）及び１２０は第１図の１００と同一又は類
似の論理回路であつて、以下デコーダという。デ
コーダ１２０は上位４ビツトをデコードして、デ
コーダ１０１〜１１６のうちのいずれかを選択
し、下位４ビツトは選択されたデコーダ中から１
個の出力端子を選択し、このようにして８ビツト
のバイナリコードが16×16＝256個の出力端子Q1
〜Q256のいずれかに出力される。第２図に示す回
路の欠点は多数の部品数（たとえば17個のデコー
ダ）を必要とすることである。
回路の一例を示すブロツク結線図で、Ａ，Ｂ，
Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ端子からの８ビツトのバ
イナリコードを入力して23＝256個の出力端子Q1
〜Q256にデコードして出力する論理回路であり、
１０２，１０２，……１１６（但し１０３〜１１
５は省略してある。以下類似の省略を用いて図示
する）及び１２０は第１図の１００と同一又は類
似の論理回路であつて、以下デコーダという。デ
コーダ１２０は上位４ビツトをデコードして、デ
コーダ１０１〜１１６のうちのいずれかを選択
し、下位４ビツトは選択されたデコーダ中から１
個の出力端子を選択し、このようにして８ビツト
のバイナリコードが16×16＝256個の出力端子Q1
〜Q256のいずれかに出力される。第２図に示す回
路の欠点は多数の部品数（たとえば17個のデコー
ダ）を必要とすることである。
第３図は従来の回路の他の例を示すブロツク結
線図で、２００は８ビツトのプリセツト可能のカ
ウンタ、３００は28＝256ビツトのシフトレジス
タ、２０１はクロツクパルス入力端子であり、Ｐ
はカウンタ２００のカウントパルス入力端子、端
子Ｑはカウンタ２００のリツプルキヤリ出力端
子、Ｄはシフトレジスタ３００の直列信号入力端
子、CLKはシフトレジスタ３００のクロツク端
子である。またシフトレジスタ３００は直列入力
並列出力形である。
線図で、２００は８ビツトのプリセツト可能のカ
ウンタ、３００は28＝256ビツトのシフトレジス
タ、２０１はクロツクパルス入力端子であり、Ｐ
はカウンタ２００のカウントパルス入力端子、端
子Ｑはカウンタ２００のリツプルキヤリ出力端
子、Ｄはシフトレジスタ３００の直列信号入力端
子、CLKはシフトレジスタ３００のクロツク端
子である。またシフトレジスタ３００は直列入力
並列出力形である。
カウンタ２００へ数値Ｎ（Ｎは０乃至255の任
意の整数）をプリセツトしておいて、端子２０１
に256個のパルスを入力すると（256―Ｎ）番目の
入力パルスのときカウンタ２００のＱ端子からリ
ツプルキヤリが出てシフトレジスタ３００の直列
入力端子Ｄに入力され、その後シフトレジスタ３
００のクロツク端子CLKにパルスが入力される
ごとに１ビツトあてシフトされるので、端子２０
１は256個のパルスを全部入力した後ではシフト
レジスタ３００の直列入力端子ら数えてＮ番目の
ビツトの並列出力が論理「１」となり、すなわち
カウンタ２００におけるバイナリコードがシフト
レジスタ３００においてデコードされて表示され
ることになる。第３図に示す従来の回路の欠点は
ｎビツトのバイナリコードをデコードするため端
子２０１からは２n個のパルス（第３図に示す例
ではｎ＝８，２n＝256）を入力せねばならず、高
速で変化するデータのデコードには不適当な点で
ある。また複数種類のバイナリコードをデコード
してそのデコードしたデータの論理和を得る目的
に対しては、第３図の回路を複数組設けた上で各
シフトレジスタの互に対応する並列出力端子に対
しそれぞれオアゲートを設けねばならず所要部品
数が多くなるという欠点がある。
意の整数）をプリセツトしておいて、端子２０１
に256個のパルスを入力すると（256―Ｎ）番目の
入力パルスのときカウンタ２００のＱ端子からリ
ツプルキヤリが出てシフトレジスタ３００の直列
入力端子Ｄに入力され、その後シフトレジスタ３
００のクロツク端子CLKにパルスが入力される
ごとに１ビツトあてシフトされるので、端子２０
１は256個のパルスを全部入力した後ではシフト
レジスタ３００の直列入力端子ら数えてＮ番目の
ビツトの並列出力が論理「１」となり、すなわち
カウンタ２００におけるバイナリコードがシフト
レジスタ３００においてデコードされて表示され
ることになる。第３図に示す従来の回路の欠点は
ｎビツトのバイナリコードをデコードするため端
子２０１からは２n個のパルス（第３図に示す例
ではｎ＝８，２n＝256）を入力せねばならず、高
速で変化するデータのデコードには不適当な点で
ある。また複数種類のバイナリコードをデコード
してそのデコードしたデータの論理和を得る目的
に対しては、第３図の回路を複数組設けた上で各
シフトレジスタの互に対応する並列出力端子に対
しそれぞれオアゲートを設けねばならず所要部品
数が多くなるという欠点がある。
この発明は従来の回路における上述の欠点を除
去することを目的とするものであつて、以下図面
についてこの発明の実施例を説明する。
去することを目的とするものであつて、以下図面
についてこの発明の実施例を説明する。
第４図はこの発明中の特定発明の一実施例を示
すブロツク結線図で、Ａ〜Ｈは８ビツトバイナリ
コードの入力端子でＡが最下位の桁、Ｈが最上位
の桁を表すものとする。２０１は第３図の２０１
と同じくクロツクパルス入力端子、２２０は４ビ
ツトのプリセツト可能のカウンタ、１２１は第２
図１２０と同様なデコーダ、３０１，３０２，…
３１６は16ビツトの直列入力並列出力形シフトレ
ジスタ（総計16個のシフトレジスタ中図面には３
個だけを示してある）であり、Ｐ，Ｑ，Ｓ，Ｄ，
CLKの記号はそれぞれ第２図及び第３図の同一
記号と同一または類似の端子を示す。入力８ビツ
トのバイナリコード中の下位４ビツトがカウンタ
２２０にプリセツトされた後、端子２０１から16
個のパルスが入力される。プリセツトされた数値
をＭとすると（16―Ｍ）番目の入力パルスのとき
カウンタ２２０のＱ端子からリツプルキヤリが出
てデコーダ１２１の出力を可能にし、入力８ビツ
ト中の上位４ビツトによつて選択したシフトレジ
スタ３０１〜３１６のうちいずれか）の直列入力
端子に加れられ、端子２０１に16個のパルスを全
部入力した後では当該シフトレジスタの直列入力
端から数えてＭ番目のビツトの並列出力が論理
「１」となる。すなわち入力バイナリコードの上
位４ビツトにより16個のシフトレジスタ中の１個
を選択し、下位４ビツトにより選択されたシフト
レジスタの16個の出力端子中の１個の出力端子を
選択するので８ビツトのバイナリコードを16×16
＝256個の出力にデコードすることができる。16
ビツトのシフトレジスタ16個と256ビツトのシフ
トレジスタ１個とは部品としては同様のものであ
るので、第４図の回路は第３図の回路に比し部品
数が余り増加することなく、しかも１個の入力デ
ータに対するデコード時間を256個のクロツクパ
ルスに相当する時間から16個のクロツクパルスに
相当する時間を短縮することができる。
すブロツク結線図で、Ａ〜Ｈは８ビツトバイナリ
コードの入力端子でＡが最下位の桁、Ｈが最上位
の桁を表すものとする。２０１は第３図の２０１
と同じくクロツクパルス入力端子、２２０は４ビ
ツトのプリセツト可能のカウンタ、１２１は第２
図１２０と同様なデコーダ、３０１，３０２，…
３１６は16ビツトの直列入力並列出力形シフトレ
ジスタ（総計16個のシフトレジスタ中図面には３
個だけを示してある）であり、Ｐ，Ｑ，Ｓ，Ｄ，
CLKの記号はそれぞれ第２図及び第３図の同一
記号と同一または類似の端子を示す。入力８ビツ
トのバイナリコード中の下位４ビツトがカウンタ
２２０にプリセツトされた後、端子２０１から16
個のパルスが入力される。プリセツトされた数値
をＭとすると（16―Ｍ）番目の入力パルスのとき
カウンタ２２０のＱ端子からリツプルキヤリが出
てデコーダ１２１の出力を可能にし、入力８ビツ
ト中の上位４ビツトによつて選択したシフトレジ
スタ３０１〜３１６のうちいずれか）の直列入力
端子に加れられ、端子２０１に16個のパルスを全
部入力した後では当該シフトレジスタの直列入力
端から数えてＭ番目のビツトの並列出力が論理
「１」となる。すなわち入力バイナリコードの上
位４ビツトにより16個のシフトレジスタ中の１個
を選択し、下位４ビツトにより選択されたシフト
レジスタの16個の出力端子中の１個の出力端子を
選択するので８ビツトのバイナリコードを16×16
＝256個の出力にデコードすることができる。16
ビツトのシフトレジスタ16個と256ビツトのシフ
トレジスタ１個とは部品としては同様のものであ
るので、第４図の回路は第３図の回路に比し部品
数が余り増加することなく、しかも１個の入力デ
ータに対するデコード時間を256個のクロツクパ
ルスに相当する時間から16個のクロツクパルスに
相当する時間を短縮することができる。
なお第４図は入力バイナリコードのビツト数を
８、カウンタ２２０にプリセツトされる下位ビツ
ト数を４とする例を示してあるが、一般にｎビツ
トのバイナリコード中下位ｍビツトをカウンタに
プリセツトし、残りの（ｎ−ｍ）ビツトをデコー
ダでデコードするように設計できることは申すま
でもない。
８、カウンタ２２０にプリセツトされる下位ビツ
ト数を４とする例を示してあるが、一般にｎビツ
トのバイナリコード中下位ｍビツトをカウンタに
プリセツトし、残りの（ｎ−ｍ）ビツトをデコー
ダでデコードするように設計できることは申すま
でもない。
第５図はこの発明中の他の発明の一実施例を示
すブロツク結線図で、A1〜H1とA2〜H2の２種類
のバイナリコードをデコードしてその論理和を作
る回路を示す。第４図と同一符号は同一又は相当
部分を示し、１２２はデコーダ１２１と同様なデ
コーダ、２２１，２２２はそれぞれカウンタ２２
０と同様なカウンタである。デコーダ１２１，１
２２のそれぞれ対応する出力が並列に接続されて
対応するシフトレジスタの直列入力端子に接続さ
れているので、カウンタ２２１，２２２にプリセ
ツトした後、端子２０１に16個のパルスを入力す
ればシフトレジスタ３０１〜３１６の並列出力に
おいてA1〜H1のデコード結果とA2〜H2のデコー
ド結果の論理和を得ることは明らかである。
すブロツク結線図で、A1〜H1とA2〜H2の２種類
のバイナリコードをデコードしてその論理和を作
る回路を示す。第４図と同一符号は同一又は相当
部分を示し、１２２はデコーダ１２１と同様なデ
コーダ、２２１，２２２はそれぞれカウンタ２２
０と同様なカウンタである。デコーダ１２１，１
２２のそれぞれ対応する出力が並列に接続されて
対応するシフトレジスタの直列入力端子に接続さ
れているので、カウンタ２２１，２２２にプリセ
ツトした後、端子２０１に16個のパルスを入力す
ればシフトレジスタ３０１〜３１６の並列出力に
おいてA1〜H1のデコード結果とA2〜H2のデコー
ド結果の論理和を得ることは明らかである。
第５図の回路は２種類のバイナリコードをデコ
ードしてその論理和を得る回路であるが、一般に
ｋ種類のバイナリコードをデコードしてその論理
和を得る回路を構成することは容異である。
ードしてその論理和を得る回路であるが、一般に
ｋ種類のバイナリコードをデコードしてその論理
和を得る回路を構成することは容異である。
第５図に示すようなこの発明の回路ではシフト
レジスタ３０１〜３１６の組を増加することなく
多種類のバイナリコードのデコード結果の論理和
を得ることができるので、従来の回路に比し所要
部品を著しく減少することができる。
レジスタ３０１〜３１６の組を増加することなく
多種類のバイナリコードのデコード結果の論理和
を得ることができるので、従来の回路に比し所要
部品を著しく減少することができる。
以上のように、この発明によれば多ビツトのバ
イナリコードを簡単な回路によつて短時間にデコ
ードすることができ、かつ多種類のバイナリコー
ドのデコード結果の論理和を簡単な回路により得
ることができるという効果がある。
イナリコードを簡単な回路によつて短時間にデコ
ードすることができ、かつ多種類のバイナリコー
ドのデコード結果の論理和を簡単な回路により得
ることができるという効果がある。
第１図は従来のデコーダの一例を示す結線図、
第２図は従来の回路の一例を示すブロツク結線
図、第３図は従来の回路の他の例を示すブロツク
結線図、第４図はこの発明中の特定発明中の一実
施例を示すブロツク結線図、第５図はこの発明中
の他の発明の一実施例を示すブロツク結線図であ
る。 １２１，１２２……デコーダ、２２０，２２
１，２２２……カウンタ、３０１，３０２，……
３１６……シフトレジスタ。
第２図は従来の回路の一例を示すブロツク結線
図、第３図は従来の回路の他の例を示すブロツク
結線図、第４図はこの発明中の特定発明中の一実
施例を示すブロツク結線図、第５図はこの発明中
の他の発明の一実施例を示すブロツク結線図であ
る。 １２１，１２２……デコーダ、２２０，２２
１，２２２……カウンタ、３０１，３０２，……
３１６……シフトレジスタ。
Claims (1)
- 【特許請求の範囲】 １ ｎビツトのバイナリコード中の下位ｍビツト
をプリセツトするプリセツト可能なカウンタ、上
記ｎビツトのバイナリコード中の上位（ｎ―ｍ）
ビツトを入力し２(n-m)個の信号にデコードして
出力するデコーダ、このデコーダのチツプイネー
ブル端子に上記カウンタのリツプルキヤリヤ出力
を接続する信号線、上記デコーダの上記２(n-m)
個の出力信号のそれぞれが入力信号として接続さ
れるそれぞれの直列入力並列出力形シフトレジス
タ、上記カウンタにプリセツトした後、上記カウ
ンタのカウントパルス入力端子と上記シフトレジ
スタのクロツク端子の並列続に２m個のクロツク
パルスを入力する手段を備えたことを特徴とする
デコーダ回路、 ２ それぞれｎビツトから構成されるｋ種類のバ
イナリコードの各バイナリコードに対し設けられ
当該バイナリコードの下位ｍビツトをプリセツト
するプリセツト可能なカウンタ、上記各バイナリ
コードに対し設けられ当該バイナリコードの上位
（ｎ−ｍ）ビツトを入力し２(n-m)個の信号にデコ
ードして出力するデコーダ、このデコーダのチツ
プイネーブル端子に当該バイナリコードに対する
カウンタのリツプルキヤリ出力を接続する信号
線、上記デコーダのそれぞれ対応する出力端子を
並列に接続して構成する２(n-m)個の出力線、こ
の出力線の出力信号のそれぞれが入力信号として
接続されるそれぞれの直列入力並列出力形シフト
レジスタ、上記各カウンタにプリセツトした後上
記各カウンタのカウントパルス入力端子と上記各
シフトレジスタのクロツク端子の並列接続に２m
個のクロツクパルスを入力する手段を備えたこと
を特徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12797679A JPS5652438A (en) | 1979-10-05 | 1979-10-05 | Decoding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12797679A JPS5652438A (en) | 1979-10-05 | 1979-10-05 | Decoding circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5652438A JPS5652438A (en) | 1981-05-11 |
| JPS6126853B2 true JPS6126853B2 (ja) | 1986-06-23 |
Family
ID=14973344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12797679A Granted JPS5652438A (en) | 1979-10-05 | 1979-10-05 | Decoding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5652438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0161350U (ja) * | 1987-10-12 | 1989-04-19 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59128830A (ja) * | 1983-01-13 | 1984-07-25 | Oki Electric Ind Co Ltd | デコ−ダ回路 |
| JPH0744073B2 (ja) * | 1985-12-24 | 1995-05-15 | 富士通株式会社 | 薄膜ｅｌ素子 |
| JPH0750631B2 (ja) * | 1986-06-23 | 1995-05-31 | 沖電気工業株式会社 | Ｅｌパネルの形成方法 |
| JP2940477B2 (ja) * | 1995-08-11 | 1999-08-25 | 株式会社デンソー | 誘電体薄膜と透明導電膜との積層膜および誘電体薄膜を用いた薄膜ｅｌ素子 |
| JP2002110344A (ja) | 2000-09-29 | 2002-04-12 | Tdk Corp | 薄膜ｅｌ素子及びその製造方法 |
-
1979
- 1979-10-05 JP JP12797679A patent/JPS5652438A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0161350U (ja) * | 1987-10-12 | 1989-04-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5652438A (en) | 1981-05-11 |
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