JP2635750B2 - 優先順位判定装置 - Google Patents
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- JP2635750B2 JP2635750B2 JP1015860A JP1586089A JP2635750B2 JP 2635750 B2 JP2635750 B2 JP 2635750B2 JP 1015860 A JP1015860 A JP 1015860A JP 1586089 A JP1586089 A JP 1586089A JP 2635750 B2 JP2635750 B2 JP 2635750B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、優先順位判定装置に関し、特に、コード化
された優先順位信号を判定するのに用いて好適な優先順
位判定装置に関する。
された優先順位信号を判定するのに用いて好適な優先順
位判定装置に関する。
（従来の技術） 第４図は従来の優先順位判定装置のブロック図であ
る。同図において、各チャネル1,1,…はそれぞれコード
化された優先順位コード信号２（2a〜2c）,2,…を出力
する。デコーダ3,3,…はチャネル1,1,…からの優先順位
コード信号2,2,…をデコードして優先順位デコード信号
４（4a〜4h）,4,…として出力する。判定回路５は、デ
コードされた優先順位デコード信号4,4,…の優先順位の
判定を行ない、最も順位の高い信号を判定優先順位信号
６（6a〜6h）として出力する。エンコーダ７は、判定優
先順位信号６をエンコードし、判定結果コード信号８、
９、10として出力する。
る。同図において、各チャネル1,1,…はそれぞれコード
化された優先順位コード信号２（2a〜2c）,2,…を出力
する。デコーダ3,3,…はチャネル1,1,…からの優先順位
コード信号2,2,…をデコードして優先順位デコード信号
４（4a〜4h）,4,…として出力する。判定回路５は、デ
コードされた優先順位デコード信号4,4,…の優先順位の
判定を行ない、最も順位の高い信号を判定優先順位信号
６（6a〜6h）として出力する。エンコーダ７は、判定優
先順位信号６をエンコードし、判定結果コード信号８、
９、10として出力する。
かかる構成において次にその動作を説明する。
各チャネル1,1,…から、それぞれの優先順位を示すコ
ード化された優先順位コード信号２（2a〜2c）,2,…が
出力される。これらの優先順位コード信号2,2,…は、デ
コーダ3,3,…において一旦デコードされる。その結果、
優先順位デコード信号４（4a〜4h）,4,…には、直接的
に優先順位を示す成分が含まれる。判定回路５は優先順
位デコード信号4,4,…の中から最も高い優先順位の信号
を選択して判定優先順位信号６（6a〜6h）として出力す
る。そして、この判定優先順位信号６をエンコーダ７で
エンコードし、コード化した判定結果コード信号８、
９、10として出力する。
ード化された優先順位コード信号２（2a〜2c）,2,…が
出力される。これらの優先順位コード信号2,2,…は、デ
コーダ3,3,…において一旦デコードされる。その結果、
優先順位デコード信号４（4a〜4h）,4,…には、直接的
に優先順位を示す成分が含まれる。判定回路５は優先順
位デコード信号4,4,…の中から最も高い優先順位の信号
を選択して判定優先順位信号６（6a〜6h）として出力す
る。そして、この判定優先順位信号６をエンコーダ７で
エンコードし、コード化した判定結果コード信号８、
９、10として出力する。
上記デコーダ３、判定回路５及びエンコーダ７として
は汎用のものを用いることができ、それらの一例を第５
図〜第７図に示す。これらは汎用のものであり、よって
詳しい説明は省略する。第５図からわかるように、デコ
ーダ３は、３つのインバータ2A1〜2A3及び８つのNORゲ
ート3B1〜3B8を備える。第６図からわかるように、判定
回路５は、８つのNORゲート5A1〜5A8を有する。NORゲー
ト5A1には、デコード信号4,4,…のうちのそれぞれ信号4
a,4a,…が入力される。NORゲート5A2には、デコード信
号4,4,…のうちのそれぞれ信号4b,4b,…が入力される。
以下同様にして、NORゲート5A8には、デコード信号4,4,
…のうちのそれぞれの信号4h,4h,…が入力される。そし
て、NORゲート5A1〜5A8からそれぞれ判定優先順位信号6
a〜6hが出力される。第７図からわかるように、エンコ
ーダ７は、インバータ7A、６つのNORゲート7B1〜7B6及
び３つのNORゲート7C1〜7C3を有する。
は汎用のものを用いることができ、それらの一例を第５
図〜第７図に示す。これらは汎用のものであり、よって
詳しい説明は省略する。第５図からわかるように、デコ
ーダ３は、３つのインバータ2A1〜2A3及び８つのNORゲ
ート3B1〜3B8を備える。第６図からわかるように、判定
回路５は、８つのNORゲート5A1〜5A8を有する。NORゲー
ト5A1には、デコード信号4,4,…のうちのそれぞれ信号4
a,4a,…が入力される。NORゲート5A2には、デコード信
号4,4,…のうちのそれぞれ信号4b,4b,…が入力される。
以下同様にして、NORゲート5A8には、デコード信号4,4,
…のうちのそれぞれの信号4h,4h,…が入力される。そし
て、NORゲート5A1〜5A8からそれぞれ判定優先順位信号6
a〜6hが出力される。第７図からわかるように、エンコ
ーダ７は、インバータ7A、６つのNORゲート7B1〜7B6及
び３つのNORゲート7C1〜7C3を有する。
（発明が解決しようとする課題） 従来の優先順位判定装置は以上のように構成されるた
め、各チャネル毎にデコーダ３が必要であり、且つ判定
結果コード信号８、９、10を出力するためのエンコーダ
７が必要である。このため、装置全体の回路規模が大き
くなってしまう。更に、デコーダ3,3,…からの出力であ
る優先順位デコード信号4,4,…や、判定回路５からの出
力である判定優先順位信号６は、デコード信号であるた
め、各回路間で信号を送るのに多くの信号線が必要とな
る。このような多くの信号線の配線のためには大きな領
域を必要とする。また、判定回路５自体も、多くの信号
線で入力される多数の優先順位デコード信号４の中から
最も高い優先順位の信号を探さねばならないため、回路
が複雑になる。
め、各チャネル毎にデコーダ３が必要であり、且つ判定
結果コード信号８、９、10を出力するためのエンコーダ
７が必要である。このため、装置全体の回路規模が大き
くなってしまう。更に、デコーダ3,3,…からの出力であ
る優先順位デコード信号4,4,…や、判定回路５からの出
力である判定優先順位信号６は、デコード信号であるた
め、各回路間で信号を送るのに多くの信号線が必要とな
る。このような多くの信号線の配線のためには大きな領
域を必要とする。また、判定回路５自体も、多くの信号
線で入力される多数の優先順位デコード信号４の中から
最も高い優先順位の信号を探さねばならないため、回路
が複雑になる。
本発明は、上記に鑑みてなされたもので、その目的
は、コード化された優先順位コード信号の判定を、コー
ド化されたまま行なえるようにして、小さな回路規模で
構成し得る優先順位判定装置を提供することにある。
は、コード化された優先順位コード信号の判定を、コー
ド化されたまま行なえるようにして、小さな回路規模で
構成し得る優先順位判定装置を提供することにある。
（課題を解決するための手段） 本発明の優先順位判定装置は、判定対象とする、Ｍ桁
の２進コードで表わされた優先順位信号の数Ｎに対応し
たＮ個のゲート回路と、Ｍ個の桁別判定回路とを有し、 前記ゲート回路と前記桁別判定回路は、それぞれ、ク
ロック非同期型の論理回路によって構成されており、前
記各桁別判定回路はOR論理を実行する回路として構成さ
れたものであり、 前記優先順位信号の１つが、クロック同期のための回
路を介することなく直接的に、前記ゲート回路の１つに
それぞれ入力されており、 前記各ゲート回路は桁別のＭ個の桁別ゲート出力を出
力し、 これらのＮ個のゲート回路から出力される（Ｍ×Ｎ）
個の前記桁別ゲート出力のうち同一桁に対応するＮ個の
桁別ゲート出力が、前記Ｍ個の桁別判定回路のうちの対
応する１つの桁別判定回路に入力されており、 前記各桁別判定回路は、それに入力されたＮ個の桁別
ゲート出力が全てコード０のときはコード０を出力し、
１つでもコード１が含まれているときにはコード１を出
力し、 前記Ｍ個の桁別判定回路が出力するＭ個の桁別判定出
力のうちの第１桁〜第（Ｍ−１）桁までのものが前記Ｎ
個の各ゲート回路にそれぞれ第２桁〜第Ｍ桁フィードバ
ック信号としてフィードバックされており、 前記各ゲート回路では、 入力された前記優先順位信号のうちの第１桁の２進コ
ードはそのまま前記桁別ゲート出力として出力して前記
桁別判定回路に加え、 前記第１桁フィードバック信号がコード０のときに
は、第２桁の２進コードをそのまま出力し、 前記第１桁フィードバック信号がコード１のときにお
いて、第１桁の２進コードがコード１のときには第２桁
の２進コードをそのまま出力し、第１桁の２進コードが
コード０のときには第２桁の２進コードを強制的にコー
ド０にして出力し、 それぞれ前記桁別ゲート出力として前記桁別判定回路
に加え、 第３桁〜第Ｍ桁のコード信号についても上記と同様の
動作を繰り返し、 最終的に前記Ｍ個の桁別判定回路から最優先の優先順
位信号を得るようにしたものであることを特徴とするも
のである。
の２進コードで表わされた優先順位信号の数Ｎに対応し
たＮ個のゲート回路と、Ｍ個の桁別判定回路とを有し、 前記ゲート回路と前記桁別判定回路は、それぞれ、ク
ロック非同期型の論理回路によって構成されており、前
記各桁別判定回路はOR論理を実行する回路として構成さ
れたものであり、 前記優先順位信号の１つが、クロック同期のための回
路を介することなく直接的に、前記ゲート回路の１つに
それぞれ入力されており、 前記各ゲート回路は桁別のＭ個の桁別ゲート出力を出
力し、 これらのＮ個のゲート回路から出力される（Ｍ×Ｎ）
個の前記桁別ゲート出力のうち同一桁に対応するＮ個の
桁別ゲート出力が、前記Ｍ個の桁別判定回路のうちの対
応する１つの桁別判定回路に入力されており、 前記各桁別判定回路は、それに入力されたＮ個の桁別
ゲート出力が全てコード０のときはコード０を出力し、
１つでもコード１が含まれているときにはコード１を出
力し、 前記Ｍ個の桁別判定回路が出力するＭ個の桁別判定出
力のうちの第１桁〜第（Ｍ−１）桁までのものが前記Ｎ
個の各ゲート回路にそれぞれ第２桁〜第Ｍ桁フィードバ
ック信号としてフィードバックされており、 前記各ゲート回路では、 入力された前記優先順位信号のうちの第１桁の２進コ
ードはそのまま前記桁別ゲート出力として出力して前記
桁別判定回路に加え、 前記第１桁フィードバック信号がコード０のときに
は、第２桁の２進コードをそのまま出力し、 前記第１桁フィードバック信号がコード１のときにお
いて、第１桁の２進コードがコード１のときには第２桁
の２進コードをそのまま出力し、第１桁の２進コードが
コード０のときには第２桁の２進コードを強制的にコー
ド０にして出力し、 それぞれ前記桁別ゲート出力として前記桁別判定回路
に加え、 第３桁〜第Ｍ桁のコード信号についても上記と同様の
動作を繰り返し、 最終的に前記Ｍ個の桁別判定回路から最優先の優先順
位信号を得るようにしたものであることを特徴とするも
のである。
（作 用） 各優先順位信号が各ゲート回路に入力される。各ゲー
ト回路においては、優先順位信号のうちの第１桁の２進
コードはそのまま第１桁の桁別ゲート出力として出力さ
れる。各ゲート回路から出力されるＮ個の第１桁の桁別
ゲート出力は、第１桁に対応する桁別判定回路（OR論理
を実行する回路、以下OR回路という。）に加えられる。
第１桁の桁別判定回路は、OR回路で構成されていること
から、それに入力されたＮ個の桁別ゲート出力が全てコ
ード０のときにはコード０を出力し、１つでもコード１
が含まれているときにはコード１を出力する。この第１
桁の桁別判定回路からの出力は第１桁フィードバック信
号として各ゲート回路にフィードバックされる。この第
１桁フィードバック信号は、各ゲート回路において、そ
こに入力されている優先順位信号のうちの第２桁のコー
ドの出力を決めるのに用いられる。即ち、第１桁のフィ
ードバック信号がコード０のときには第２桁のコードは
そのまま第２桁の桁別ゲート出力として出力する。しか
しながら、第１桁のフィードバック信号がコード１のと
きには、第１桁の２進コードが０か１かによって第２桁
についての出力状態を変える。即ち、第１桁の２進コー
ドがコード１のときには第２桁のコードがそのまま第２
桁の桁別ゲート出力として出力し、第１桁の２進コード
がコード０のときに第２桁の桁別ゲート出力としては、
第２桁のコードが０か１かに拘わりなく、第２桁の桁別
ゲート出力として強制的にコード０を出力する。このよ
うにして、各ゲート回路から第２桁の桁別ゲート出力と
してゲート出力が出力される。これらの出力は第２桁の
桁別判定回路（OR回路）に加えられる。この第２桁の桁
別判定回路は、第１桁の桁別判定回路におけるのと同様
にして、第２桁についての判定出力を出力する。この第
２桁の判定出力は第２桁フィードバック信号として各ゲ
ート回路にフィードバックされ、そこで第３桁のコード
の出力を決めるのに用いられる。このような動作が第Ｍ
桁のコードについてまで繰り返され、最終的にＭ個の桁
別判定回路（OR回路）から最優先の優先順位信号が出力
される。
ト回路においては、優先順位信号のうちの第１桁の２進
コードはそのまま第１桁の桁別ゲート出力として出力さ
れる。各ゲート回路から出力されるＮ個の第１桁の桁別
ゲート出力は、第１桁に対応する桁別判定回路（OR論理
を実行する回路、以下OR回路という。）に加えられる。
第１桁の桁別判定回路は、OR回路で構成されていること
から、それに入力されたＮ個の桁別ゲート出力が全てコ
ード０のときにはコード０を出力し、１つでもコード１
が含まれているときにはコード１を出力する。この第１
桁の桁別判定回路からの出力は第１桁フィードバック信
号として各ゲート回路にフィードバックされる。この第
１桁フィードバック信号は、各ゲート回路において、そ
こに入力されている優先順位信号のうちの第２桁のコー
ドの出力を決めるのに用いられる。即ち、第１桁のフィ
ードバック信号がコード０のときには第２桁のコードは
そのまま第２桁の桁別ゲート出力として出力する。しか
しながら、第１桁のフィードバック信号がコード１のと
きには、第１桁の２進コードが０か１かによって第２桁
についての出力状態を変える。即ち、第１桁の２進コー
ドがコード１のときには第２桁のコードがそのまま第２
桁の桁別ゲート出力として出力し、第１桁の２進コード
がコード０のときに第２桁の桁別ゲート出力としては、
第２桁のコードが０か１かに拘わりなく、第２桁の桁別
ゲート出力として強制的にコード０を出力する。このよ
うにして、各ゲート回路から第２桁の桁別ゲート出力と
してゲート出力が出力される。これらの出力は第２桁の
桁別判定回路（OR回路）に加えられる。この第２桁の桁
別判定回路は、第１桁の桁別判定回路におけるのと同様
にして、第２桁についての判定出力を出力する。この第
２桁の判定出力は第２桁フィードバック信号として各ゲ
ート回路にフィードバックされ、そこで第３桁のコード
の出力を決めるのに用いられる。このような動作が第Ｍ
桁のコードについてまで繰り返され、最終的にＭ個の桁
別判定回路（OR回路）から最優先の優先順位信号が出力
される。
（実施例） 第１図は本発明の一実施例のブロック図である。チャ
ネル1,1,…から出力される優先順位コード信号２（2a〜
2c）,2（2a〜2c），…は、それぞれ８つのレベルを持つ
ものであり、そのため３ビットの信号、即ち、最上位信
号2a、中位信号2b及び最下位信号2cの３つの信号によっ
てコード化されている。これらのコード信号（２進コー
ド）2,2,…はフィードバック回路11,11,…を介して修正
優先順位コード信号12（12a〜12c）,12（12a〜12c），
…として判定回路13に加えられる。判定回路13は、それ
らのコード信号12,12,…に基づいて優先順位を判定し、
最も優先順位の高い信号を判定結果コード信号（14〜1
6）として、即ち、最上位判定結果コード信号14、中位
判定結果コード信号15及び最下位判定結果コード信号16
として出力する。それらのコード信号14〜16のうちのコ
ード信号14,15はフィードバック回路11,11,…にフィー
ドバックされる。フィードバック回路11,11,…では、フ
ィードバックされたコード信号14,15に応じ、優先順位
コード信号12（12a〜12c）,12（12a〜12c），…をその
ままあるいは優先順位を小さい方へ変更して（レベルＩ
（コード１）をレベル０（コード０）に強制的に変換し
て）出力する。
ネル1,1,…から出力される優先順位コード信号２（2a〜
2c）,2（2a〜2c），…は、それぞれ８つのレベルを持つ
ものであり、そのため３ビットの信号、即ち、最上位信
号2a、中位信号2b及び最下位信号2cの３つの信号によっ
てコード化されている。これらのコード信号（２進コー
ド）2,2,…はフィードバック回路11,11,…を介して修正
優先順位コード信号12（12a〜12c）,12（12a〜12c），
…として判定回路13に加えられる。判定回路13は、それ
らのコード信号12,12,…に基づいて優先順位を判定し、
最も優先順位の高い信号を判定結果コード信号（14〜1
6）として、即ち、最上位判定結果コード信号14、中位
判定結果コード信号15及び最下位判定結果コード信号16
として出力する。それらのコード信号14〜16のうちのコ
ード信号14,15はフィードバック回路11,11,…にフィー
ドバックされる。フィードバック回路11,11,…では、フ
ィードバックされたコード信号14,15に応じ、優先順位
コード信号12（12a〜12c）,12（12a〜12c），…をその
ままあるいは優先順位を小さい方へ変更して（レベルＩ
（コード１）をレベル０（コード０）に強制的に変換し
て）出力する。
第２図は、上記フィードバック回路11の一例を示すも
のである。最上位信号2aはそのまま修正最上位コード信
号12aとなる。中位コード信号2bはANDゲート34によって
制御されて修正中位コード信号12bとなる。このANDゲー
ト34の他方の入力端には、NANDゲート32からの出力（最
上位信号の判定結果を反映させるための制御信号）が加
えられている。このNANDゲート32の一方の入力端には最
上位判定結果コード信号14が加えられ、他方の入力端に
は最上位コード信号2aがインバータ30を介して加えられ
ている。よって、中位コード信号2bは、信号2a,14に応
じて制御され、そのままあるいはレベル１が強制的にレ
ベルＯにされて修正中位コード信号12bとして出力され
る。
のである。最上位信号2aはそのまま修正最上位コード信
号12aとなる。中位コード信号2bはANDゲート34によって
制御されて修正中位コード信号12bとなる。このANDゲー
ト34の他方の入力端には、NANDゲート32からの出力（最
上位信号の判定結果を反映させるための制御信号）が加
えられている。このNANDゲート32の一方の入力端には最
上位判定結果コード信号14が加えられ、他方の入力端に
は最上位コード信号2aがインバータ30を介して加えられ
ている。よって、中位コード信号2bは、信号2a,14に応
じて制御され、そのままあるいはレベル１が強制的にレ
ベルＯにされて修正中位コード信号12bとして出力され
る。
また、最下位コード信号2cは、ANDゲート35の第１入
力端に加えられ、そのゲート35によって制御されて修正
最下位コード信号12cとなる。このANDゲート35の第２入
力端にはNANDゲート33の出力（中位コード信号の判定結
果を反映させるための制御信号）が加えられている。こ
のNANDゲート33の一方の入力端には中位判定結果信号15
がが加えられ、他方の入力端には中位信号2bがインバー
タ31を介して加えられている。NANDゲート35の第３入力
端には前記NANDゲート32の出力が加えられている。よっ
て、最下位コード信号2cは、信号2a,2b,14,15に応じて
制御され、そのままあるいはレベル１が強制的にレベル
Ｏにされて修正最下位コード信号12cとして出力され
る。
力端に加えられ、そのゲート35によって制御されて修正
最下位コード信号12cとなる。このANDゲート35の第２入
力端にはNANDゲート33の出力（中位コード信号の判定結
果を反映させるための制御信号）が加えられている。こ
のNANDゲート33の一方の入力端には中位判定結果信号15
がが加えられ、他方の入力端には中位信号2bがインバー
タ31を介して加えられている。NANDゲート35の第３入力
端には前記NANDゲート32の出力が加えられている。よっ
て、最下位コード信号2cは、信号2a,2b,14,15に応じて
制御され、そのままあるいはレベル１が強制的にレベル
Ｏにされて修正最下位コード信号12cとして出力され
る。
第１表は、信号2a,14によって中位コード信号2bがど
のように制御されて修正中位コード信号12bとして出力
されているかを示すものである。この第１表からわかる
ように、最上位コード信号2aがレベルＯで且つ最上位判
定結果信号14がレベル１のときには、中位コード信号2b
の値に拘わりなく、修正中位コード信号12bはレベルＯ
として出力される。これ以外の場合には、中位コード信
号2bはそのまま出力されて修正中位コード信号12bとな
る。
のように制御されて修正中位コード信号12bとして出力
されているかを示すものである。この第１表からわかる
ように、最上位コード信号2aがレベルＯで且つ最上位判
定結果信号14がレベル１のときには、中位コード信号2b
の値に拘わりなく、修正中位コード信号12bはレベルＯ
として出力される。これ以外の場合には、中位コード信
号2bはそのまま出力されて修正中位コード信号12bとな
る。
第２表は、信号2a,2b,14,15によって最下位コード信
号2cがどのように制御されて修正最下位コード信号12c
として出力されるかを示すものである。この第２表から
わかるように、最上位コード信号2aがレベルＯで且つ判
定最上位信号14がレベル１であること、及び中位コード
信号2bがレベルＯで且つ判定中位信号15がレベル１であ
ることの２つの条件のうちの少なくとも１つが満足され
れば、最下位コード信号2cに拘わりなく、修正最下位コ
ード信号12cはレベルＯとなる。これ以外のときには、
最下位コード信号2cがそのまま出力されて修正最下位コ
ード信号12cとなる。
号2cがどのように制御されて修正最下位コード信号12c
として出力されるかを示すものである。この第２表から
わかるように、最上位コード信号2aがレベルＯで且つ判
定最上位信号14がレベル１であること、及び中位コード
信号2bがレベルＯで且つ判定中位信号15がレベル１であ
ることの２つの条件のうちの少なくとも１つが満足され
れば、最下位コード信号2cに拘わりなく、修正最下位コ
ード信号12cはレベルＯとなる。これ以外のときには、
最下位コード信号2cがそのまま出力されて修正最下位コ
ード信号12cとなる。
第３図は、第１図の判定回路13の詳細を示す。この回
路13はORゲート36〜38を有する。ORゲート36の入力端に
は、フィードバック回路11,11,…から出力される修正最
上位コード信号12a,12a,…が入力される。ORゲート36か
ら最上位判定結果信号14が出力される。ORゲート37及び
38の入力端に、フィードバック回路11,11,…から出力さ
れる修正中位コード信号12b,12b,…及び修正最下位コー
ド信号12c,12c,…がそれぞれ入力される。ORゲート37,3
8から中位及び最下位判定結果信号15,16が出力される。
路13はORゲート36〜38を有する。ORゲート36の入力端に
は、フィードバック回路11,11,…から出力される修正最
上位コード信号12a,12a,…が入力される。ORゲート36か
ら最上位判定結果信号14が出力される。ORゲート37及び
38の入力端に、フィードバック回路11,11,…から出力さ
れる修正中位コード信号12b,12b,…及び修正最下位コー
ド信号12c,12c,…がそれぞれ入力される。ORゲート37,3
8から中位及び最下位判定結果信号15,16が出力される。
このように構成された装置において優先順位の判定は
次のようにして行われる。即ち、チャネル1,1,…から優
先順位コード信号２（2a〜2c）、２（2a〜2c），…がフ
ィードバック回路11,11,…に加えられる。優先順位コー
ド信号2,2,…のうちの最上位コード信号2a,2a,…はその
ままフィードバック回路11,11,…を通過して修正最上位
コード信号12a,12a,…として判定回路13のORゲート36に
加えられる。ORゲート36からは最上位判定結果信号14が
出力される。その信号14はフィードバック回路11,11,…
にフィードバックされる。フィードバック回路11,11,…
においては、最上位判定結果信号14と最上位コード信号
2aとに基づいて制御が行われ、ANDゲート34,34,…から
修正中位コード信号12b,12b,…が出力される。それらの
信号12b,12,…は判定回路13のORゲート37の入力端に加
えられる。ORゲート37からは中位判定結果信号15が出力
される。その信号15はバック回路11,11,…にフィードバ
ックされる。フィードバック回路11,11,…においては、
最上位及び中位判定結果信号14,15と最上位及び中位コ
ード信号2a,2bとに基づいて制御が行われ、ANDゲート3
5,35,…から修正最下位コード信号12c,12c,…が出力さ
れる。それらの信号12c,12c,…は判定回路13のORゲート
38の入力端に入力される。ORゲート38からは最上位判定
結果信号16が出力される。
次のようにして行われる。即ち、チャネル1,1,…から優
先順位コード信号２（2a〜2c）、２（2a〜2c），…がフ
ィードバック回路11,11,…に加えられる。優先順位コー
ド信号2,2,…のうちの最上位コード信号2a,2a,…はその
ままフィードバック回路11,11,…を通過して修正最上位
コード信号12a,12a,…として判定回路13のORゲート36に
加えられる。ORゲート36からは最上位判定結果信号14が
出力される。その信号14はフィードバック回路11,11,…
にフィードバックされる。フィードバック回路11,11,…
においては、最上位判定結果信号14と最上位コード信号
2aとに基づいて制御が行われ、ANDゲート34,34,…から
修正中位コード信号12b,12b,…が出力される。それらの
信号12b,12,…は判定回路13のORゲート37の入力端に加
えられる。ORゲート37からは中位判定結果信号15が出力
される。その信号15はバック回路11,11,…にフィードバ
ックされる。フィードバック回路11,11,…においては、
最上位及び中位判定結果信号14,15と最上位及び中位コ
ード信号2a,2bとに基づいて制御が行われ、ANDゲート3
5,35,…から修正最下位コード信号12c,12c,…が出力さ
れる。それらの信号12c,12c,…は判定回路13のORゲート
38の入力端に入力される。ORゲート38からは最上位判定
結果信号16が出力される。
このようにして、チャネル1,1,…からの優先順位コー
ド信号2,2,…についての優先順位の判定が、上位（2a,2
a,…）から下位（2c,2c,…）に向けて行われる。これに
より、チャネル1,1,…の中で最も大きな優先順位のチャ
ネルが判定される。
ド信号2,2,…についての優先順位の判定が、上位（2a,2
a,…）から下位（2c,2c,…）に向けて行われる。これに
より、チャネル1,1,…の中で最も大きな優先順位のチャ
ネルが判定される。
なお、上記実施例においては、優先順位コード信号２
が３桁の場合を示したが、フィードバック回路11の判定
論理の桁数を増やすことにより、更に大きな桁数にも対
応することができるのはもちろんである。また、実施例
中の各論理素子は、優先順位コード信号２の構成、論理
条件の扱いによって異なる。よって、そのコード信号に
応じて、上記実施例中の各論理素子として他の論理条件
の素子を組み合わせたものを用いることもできる。
が３桁の場合を示したが、フィードバック回路11の判定
論理の桁数を増やすことにより、更に大きな桁数にも対
応することができるのはもちろんである。また、実施例
中の各論理素子は、優先順位コード信号２の構成、論理
条件の扱いによって異なる。よって、そのコード信号に
応じて、上記実施例中の各論理素子として他の論理条件
の素子を組み合わせたものを用いることもできる。
本発明の実施例によれば、各チャネルの優先順位コー
ド信号の優先順位の判定がコード化されたままででき
る。このため、配線を少なくして、配線領域を小さくす
ることができる。さらに、各チャネルごとのデコーダ
や、コード化して出力するためのエンコーダが不要とな
り、回路規模も小さくすることが可能となる。また、判
定回路もORゲートのみで構成することができ、従来の判
定回路よりもはるかに簡単な回路とすることができる。
ド信号の優先順位の判定がコード化されたままででき
る。このため、配線を少なくして、配線領域を小さくす
ることができる。さらに、各チャネルごとのデコーダ
や、コード化して出力するためのエンコーダが不要とな
り、回路規模も小さくすることが可能となる。また、判
定回路もORゲートのみで構成することができ、従来の判
定回路よりもはるかに簡単な回路とすることができる。
よって、従来の装置と比べ、簡単で小規模な回路で優
先順位を判定でき、回路を小形にして、システムの信頼
性を上げることができる。
先順位を判定でき、回路を小形にして、システムの信頼
性を上げることができる。
本発明によれば、コード化された優先順位コード信号
をコード化されたままで優先順位判定を行うことがで
き、エンコーダやデコーダ及びそれに伴う配線等の周辺
回路が不必要であり、装置全体を小形で回路構成の簡単
なものとすることができる。さらに本発明によれば、先
ず判定対象とする複数の優先順位信号の第１桁に着目
し、それらの第１桁目を桁別判定回路としてのOR回路に
入力することにより、その第１桁において、いずれかの
優先順位信号にコード１があれば、桁別判定回路からの
出力としてのコード１をフィードバックし、いずれの優
先順位信号にもコード１がなければコード０をフィード
バックし、フィードバックしたコードを基準として次に
全ての優先順位信号の第２桁について優先度を判定し、
フィードバックしたコードと優先度を判定し、フィード
バックしたコードと優先度が等しい優先順位信号の第２
桁はそのまま出力して次の第２桁についての桁別判定回
路としてのOR回路に入力して判定の対象とし、コードが
０で優先度が低い優先順位信号の第２桁は強制的にコー
ド０として出力して実質的に次の第２桁の判定対象から
外れるようにし、これを下位の桁に対して順次繰り返す
ようにしたので、回路のハード的な構成を著しく簡単な
ものとして、装置全体としての小形化を図りつつ、クロ
ック信号等とは無関係に、高速で判定することが可能で
ある。
をコード化されたままで優先順位判定を行うことがで
き、エンコーダやデコーダ及びそれに伴う配線等の周辺
回路が不必要であり、装置全体を小形で回路構成の簡単
なものとすることができる。さらに本発明によれば、先
ず判定対象とする複数の優先順位信号の第１桁に着目
し、それらの第１桁目を桁別判定回路としてのOR回路に
入力することにより、その第１桁において、いずれかの
優先順位信号にコード１があれば、桁別判定回路からの
出力としてのコード１をフィードバックし、いずれの優
先順位信号にもコード１がなければコード０をフィード
バックし、フィードバックしたコードを基準として次に
全ての優先順位信号の第２桁について優先度を判定し、
フィードバックしたコードと優先度を判定し、フィード
バックしたコードと優先度が等しい優先順位信号の第２
桁はそのまま出力して次の第２桁についての桁別判定回
路としてのOR回路に入力して判定の対象とし、コードが
０で優先度が低い優先順位信号の第２桁は強制的にコー
ド０として出力して実質的に次の第２桁の判定対象から
外れるようにし、これを下位の桁に対して順次繰り返す
ようにしたので、回路のハード的な構成を著しく簡単な
ものとして、装置全体としての小形化を図りつつ、クロ
ック信号等とは無関係に、高速で判定することが可能で
ある。
より詳しくは、本発明においては、Ｍ桁の２進コード
信号で表されたＮ組の優先順位信号をそれぞれゲート回
路に入力する。Ｎ個のゲート回路のそれぞれに対して、
第１桁目はそのまま出力させて第１桁目用の桁別判定回
路としてのOR回路に入力させる。これにより、第１桁目
用のOR回路からは、Ｎ個の第１桁目に１つでもコード１
があるとコード１を出力し、全てコード０のときにはコ
ード０を出力する。この第１桁目用の桁別判定回路の出
力をＮ個のゲート回路のそれぞれにフィードバックし、
第２桁目のゲート出力を作る。つまり、第１桁目の桁別
判定回路からの出力がコード０のときには、Ｎ個のゲー
ト回路のそれぞれから第２桁目の優先順位信号をそのま
ま出力させる。第１桁目の桁別判定回路からの出力がコ
ード１のときにおいて、第１桁目の優先順位信号がコー
ド１のゲート回路からは第２桁目の優先順位信号をその
まま出力させ、第１桁目の優先順位信号がコード０のゲ
ート回路からの第２桁目の優先順位信号をコード０とし
て出力させる。Ｎ個の各ゲート回路から出力される各第
２桁目の優先順位信号を第２桁目用の桁別判定回路とし
てのOR回路に入力させる。この第２桁目用のOR回路から
の出力をＮ個のゲート回路にフィードバックする。この
第２桁目のフィードバック信号がコード０のときには、
各ゲート回路から、第３桁目の優先順位信号をそのまま
出力して、第３桁目の桁別判定回路としてのOR回路に入
力する。第２桁目のフィードバック信号がコード１の場
合において、第３桁目の優先順位信号がコード１のゲー
ト回路からは第３桁目の優先順位信号はそのまま出力さ
せ、第３桁目の優先順位信号がコード０のゲート回路か
らは第３桁目の優先順位信号をコード０として出力させ
る。このようにして、Ｎ個の各ゲート回路にいて、Ｍ桁
目の優先順位信号まで判定を繰り返す。このように、本
発明によれば、上記の如く動作するＭ個のゲート回路
と、OR回路として構成したＭ桁の桁別判定回路とを組み
合わせて用いるようにしたので、コード化されたＮ個の
優先順位信号を、コード化したままで、エンコードやデ
コードさらにはそれらを結ぶ配線や周辺回路を用いるこ
となく、回路構成を極めて簡単としつつ、優先順位を判
定することができる。
信号で表されたＮ組の優先順位信号をそれぞれゲート回
路に入力する。Ｎ個のゲート回路のそれぞれに対して、
第１桁目はそのまま出力させて第１桁目用の桁別判定回
路としてのOR回路に入力させる。これにより、第１桁目
用のOR回路からは、Ｎ個の第１桁目に１つでもコード１
があるとコード１を出力し、全てコード０のときにはコ
ード０を出力する。この第１桁目用の桁別判定回路の出
力をＮ個のゲート回路のそれぞれにフィードバックし、
第２桁目のゲート出力を作る。つまり、第１桁目の桁別
判定回路からの出力がコード０のときには、Ｎ個のゲー
ト回路のそれぞれから第２桁目の優先順位信号をそのま
ま出力させる。第１桁目の桁別判定回路からの出力がコ
ード１のときにおいて、第１桁目の優先順位信号がコー
ド１のゲート回路からは第２桁目の優先順位信号をその
まま出力させ、第１桁目の優先順位信号がコード０のゲ
ート回路からの第２桁目の優先順位信号をコード０とし
て出力させる。Ｎ個の各ゲート回路から出力される各第
２桁目の優先順位信号を第２桁目用の桁別判定回路とし
てのOR回路に入力させる。この第２桁目用のOR回路から
の出力をＮ個のゲート回路にフィードバックする。この
第２桁目のフィードバック信号がコード０のときには、
各ゲート回路から、第３桁目の優先順位信号をそのまま
出力して、第３桁目の桁別判定回路としてのOR回路に入
力する。第２桁目のフィードバック信号がコード１の場
合において、第３桁目の優先順位信号がコード１のゲー
ト回路からは第３桁目の優先順位信号はそのまま出力さ
せ、第３桁目の優先順位信号がコード０のゲート回路か
らは第３桁目の優先順位信号をコード０として出力させ
る。このようにして、Ｎ個の各ゲート回路にいて、Ｍ桁
目の優先順位信号まで判定を繰り返す。このように、本
発明によれば、上記の如く動作するＭ個のゲート回路
と、OR回路として構成したＭ桁の桁別判定回路とを組み
合わせて用いるようにしたので、コード化されたＮ個の
優先順位信号を、コード化したままで、エンコードやデ
コードさらにはそれらを結ぶ配線や周辺回路を用いるこ
となく、回路構成を極めて簡単としつつ、優先順位を判
定することができる。
第１図は本発明の一実施例に係る優先順位判定装置のブ
ロック図、第２図は第１図のフィードバック回路の一例
を示すブロック図、第３図は第１図の判定回路の一例を
示すブロック図、第４図は従来の優先順位判定装置のブ
ロック図、第５図〜第７図は第４図のデコーダ、判定回
路及びエンコーダの一例を示す回路図である。 １……チャネル、11……フィードバック回路、 13……判定回路、30,31……インバータ、32,33……NAND
回路、34,35……AND回路、36,37,38……OR回路。
ロック図、第２図は第１図のフィードバック回路の一例
を示すブロック図、第３図は第１図の判定回路の一例を
示すブロック図、第４図は従来の優先順位判定装置のブ
ロック図、第５図〜第７図は第４図のデコーダ、判定回
路及びエンコーダの一例を示す回路図である。 １……チャネル、11……フィードバック回路、 13……判定回路、30,31……インバータ、32,33……NAND
回路、34,35……AND回路、36,37,38……OR回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−143047（ＪＰ，Ａ)
Claims (1)
- 【請求項１】判定対象とする、Ｍ桁の２進コードで表わ
された優先順位信号の数Ｎに対応したＮ個のゲート回路
と、Ｍ個の桁別判定回路とを有し、 前記ゲート回路と前記桁別判定回路は、それぞれ、クロ
ック非同期型の論理回路によって構成されており、前記
各桁別判定回路はOR論理を実行する回路として構成され
たものであり、 前記優先順位信号の１つが、クロック同期のための回路
を介することなく直接的に、前記ゲート回路の１つにそ
れぞれ入力されており、 前記各ゲート回路は桁別のＭ個の桁別ゲート出力を出力
し、 これらのＮ個のゲート回路から出力される（Ｍ×Ｎ）個
の前記桁別ゲート出力のうち同一桁に対応するＮ個の桁
別ゲート出力が、前記Ｍ個の桁別判定回路のうちの対応
する１つの桁別判定回路に入力されており、 前記各桁別判定回路は、それに入力されたＮ個の桁別ゲ
ート出力が全てコード０のときはコード０を出力し、１
つでもコード１が含まれているときにはコード１を出力
し、 前記Ｍ個の桁別判定回路が出力するＭ個の桁別判定出力
のうちの第１桁〜第（Ｍ−１）桁までのものが前記Ｎ個
の各ゲート回路にそれぞれ第２桁〜第Ｍ桁フィードバッ
ク信号としてフィードバックされており、 前記各ゲート回路では、 入力された前記優先順位信号のうちの第１桁の２進コー
ドはそのまま前記桁別ゲート出力として出力して前記桁
別判定回路に加え、 前記第１桁フィードバック信号がコード０のときには、
第２桁の２進コードをそのまま出力し、 前記第１桁フィードバック信号がコード１のときにおい
て、第１桁の２進コードがコード１のときには第２桁の
２進コードをそのまま出力し、第１桁の２進コードがコ
ード０のときには第２桁の２進コードを強制的にコード
０にして出力し、 それぞれ前記桁別ゲート出力として前記桁別判定回路に
加え、 第３桁〜第Ｍ桁のコード信号についても上記と同様の動
作を繰り返し、 最終的に前記Ｍ個の桁別判定回路から最優先の優先順位
信号を得るようにした、優先順位判定装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015860A JP2635750B2 (ja) | 1989-01-25 | 1989-01-25 | 優先順位判定装置 |
| KR1019890019414A KR920005290B1 (ko) | 1989-01-25 | 1989-12-23 | 우선순위판정장치 |
| US07/469,349 US5230054A (en) | 1989-01-25 | 1990-01-24 | Priority order judging device |
| EP90101491A EP0380092B1 (en) | 1989-01-25 | 1990-01-25 | Priority order judging device |
| DE69028420T DE69028420T2 (de) | 1989-01-25 | 1990-01-25 | Entscheidungsvorrichtung für Prioritätsfolge |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1015860A JP2635750B2 (ja) | 1989-01-25 | 1989-01-25 | 優先順位判定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02196362A JPH02196362A (ja) | 1990-08-02 |
| JP2635750B2 true JP2635750B2 (ja) | 1997-07-30 |
Family
ID=11900555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015860A Expired - Lifetime JP2635750B2 (ja) | 1989-01-25 | 1989-01-25 | 優先順位判定装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5230054A (ja) |
| EP (1) | EP0380092B1 (ja) |
| JP (1) | JP2635750B2 (ja) |
| KR (1) | KR920005290B1 (ja) |
| DE (1) | DE69028420T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689657A (en) * | 1991-03-30 | 1997-11-18 | Deutsche Itt Industries Gmbh | Apparatus and methods for bus arbitration in a multimaster system |
| DE69224427T2 (de) * | 1991-12-04 | 1998-08-13 | Koninkl Philips Electronics Nv | Arbiter mit einem unter Prioritätskonfliktskontrolle veränderlichen direkten Signal |
| US7099855B1 (en) | 2000-01-13 | 2006-08-29 | International Business Machines Corporation | System and method for electronic communication management |
| US6268807B1 (en) * | 2000-02-01 | 2001-07-31 | Lara Technology, Inc. | Priority encoder/read only memory (ROM) combination |
| US9699129B1 (en) | 2000-06-21 | 2017-07-04 | International Business Machines Corporation | System and method for increasing email productivity |
| US8290768B1 (en) | 2000-06-21 | 2012-10-16 | International Business Machines Corporation | System and method for determining a set of attributes based on content of communications |
| US6408277B1 (en) | 2000-06-21 | 2002-06-18 | Banter Limited | System and method for automatic task prioritization |
| US7644057B2 (en) | 2001-01-03 | 2010-01-05 | International Business Machines Corporation | System and method for electronic communication management |
| US7389230B1 (en) | 2003-04-22 | 2008-06-17 | International Business Machines Corporation | System and method for classification of voice signals |
| US8495002B2 (en) | 2003-05-06 | 2013-07-23 | International Business Machines Corporation | Software tool for training and testing a knowledge base |
| US20050187913A1 (en) | 2003-05-06 | 2005-08-25 | Yoram Nelken | Web-based customer service interface |
| FR2865292A1 (fr) * | 2004-01-19 | 2005-07-22 | St Microelectronics Sa | Procede d'arbitrage hierarchise |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4334288A (en) * | 1979-06-18 | 1982-06-08 | Booher Robert K | Priority determining network having user arbitration circuits coupled to a multi-line bus |
| JPS5852745A (ja) * | 1981-09-25 | 1983-03-29 | Nippon Telegr & Teleph Corp <Ntt> | 最大値・最小値検索メモリ装置 |
| US4481623A (en) * | 1982-11-23 | 1984-11-06 | Burroughs Corporation | Speed independent arbiter switch employing M-out-of-N codes |
| JPS6051941A (ja) * | 1983-08-31 | 1985-03-23 | Nec Corp | 多変数比較回路 |
| US4626843A (en) * | 1983-09-27 | 1986-12-02 | Trw Inc. | Multi-master communication bus system with parallel bus request arbitration |
| US4594590A (en) * | 1983-11-04 | 1986-06-10 | Control Data Corporation | Demand driven access mechanism |
| US4829467A (en) * | 1984-12-21 | 1989-05-09 | Canon Kabushiki Kaisha | Memory controller including a priority order determination circuit |
| JPS62134720A (ja) * | 1985-12-06 | 1987-06-17 | Nec Corp | デジタル信号選別回路 |
| JPS63265324A (ja) * | 1987-04-22 | 1988-11-01 | Nec Corp | デ−タ処理装置 |
-
1989
- 1989-01-25 JP JP1015860A patent/JP2635750B2/ja not_active Expired - Lifetime
- 1989-12-23 KR KR1019890019414A patent/KR920005290B1/ko not_active IP Right Cessation
-
1990
- 1990-01-24 US US07/469,349 patent/US5230054A/en not_active Expired - Fee Related
- 1990-01-25 DE DE69028420T patent/DE69028420T2/de not_active Expired - Fee Related
- 1990-01-25 EP EP90101491A patent/EP0380092B1/en not_active Expired - Lifetime
Also Published As
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| EP0380092B1 (en) | 1996-09-11 |
| JPH02196362A (ja) | 1990-08-02 |
| US5230054A (en) | 1993-07-20 |
| EP0380092A2 (en) | 1990-08-01 |
| EP0380092A3 (en) | 1992-08-12 |
| DE69028420T2 (de) | 1997-02-13 |
| KR900012166A (ko) | 1990-08-03 |
| DE69028420D1 (de) | 1996-10-17 |
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