JPS63265324A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS63265324A JPS63265324A JP10051787A JP10051787A JPS63265324A JP S63265324 A JPS63265324 A JP S63265324A JP 10051787 A JP10051787 A JP 10051787A JP 10051787 A JP10051787 A JP 10051787A JP S63265324 A JPS63265324 A JP S63265324A
- Authority
- JP
- Japan
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- data
- flip
- circuit
- integer
- bit
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に関し、特に複数個の整数デー
タを大きさの順にならべがえるデータ処理装置に関する
。
タを大きさの順にならべがえるデータ処理装置に関する
。
従来のデータ処理装置においては、複数個の整数データ
のそれぞれの大きさを比較して大きいくあるいは小さい
）順にならべかえる、いわゆる、ソート処理のために記
憶回路に記憶された複数個の整数データのうち２個の整
数データを論理演算回路に取り込みその２個の整数デー
タを比較し大きいくあるい°は小さい）順に記憶回路に
もどす操作をくりかえす必要があり、又その全ての操作
をプログラムによって制御していた。
のそれぞれの大きさを比較して大きいくあるいは小さい
）順にならべかえる、いわゆる、ソート処理のために記
憶回路に記憶された複数個の整数データのうち２個の整
数データを論理演算回路に取り込みその２個の整数デー
タを比較し大きいくあるい°は小さい）順に記憶回路に
もどす操作をくりかえす必要があり、又その全ての操作
をプログラムによって制御していた。
上述した従来のデータ処理装置においては複数個の整数
データをソート処理をするなめには整数データの個数が
ｎの場合、ｎの１次式以上の操作をくりかえす必要があ
り、かつプログラムによって制御しているため、多大な
時間を必要とする欠点がある。
データをソート処理をするなめには整数データの個数が
ｎの場合、ｎの１次式以上の操作をくりかえす必要があ
り、かつプログラムによって制御しているため、多大な
時間を必要とする欠点がある。
上述した従来のデータ処理装置に対し、本発明は整数デ
ータのならべかえの操作回数が整数データの個数ｎの場
合、ｎ回でよいという独創的内容を有する。 。
ータのならべかえの操作回数が整数データの個数ｎの場
合、ｎ回でよいという独創的内容を有する。 。
本発明のデータ処理装置は、整数データ１個分を格納す
るための複数の記憶回路セル（以下ＲＡＭセルと略す）
で構成され、整数データ全ビットを一度にデータバスへ
出力するとともに整数データの各ビットを順次、ビット
データとして出力する手段を備えた記憶回路、第１．第
２のフリップフロップ、該第１．第２のフリップ７０ツ
ブの出力と前記順次出力されたビットデータを入力とす
る論理和回路（以下ＯＲ回路と略す）、該論理和回路の
出力と該第２のフリップフロップの出力と第１の制御信
号と、数値データ読み出しサイクル信号とを入力とし、
該第１．第２のフリップフロップへのセット・リセット
信号と該複数記憶回路セルへのワード読み出し信号を出
力とする論理制御回路により構成される基本ブロックを
複数個有し、該それぞれの基本ブロックの該複数ＯＲ回
路の出力を入力とし前記第１の制御信号を出力する論理
積回路（以下ＡＮＤ回路とする）、および該数値データ
読み出しサイクル信号と該複数ＲＡＭセルをビット毎に
読み出す信号を出力する制御回路を有している。
るための複数の記憶回路セル（以下ＲＡＭセルと略す）
で構成され、整数データ全ビットを一度にデータバスへ
出力するとともに整数データの各ビットを順次、ビット
データとして出力する手段を備えた記憶回路、第１．第
２のフリップフロップ、該第１．第２のフリップ７０ツ
ブの出力と前記順次出力されたビットデータを入力とす
る論理和回路（以下ＯＲ回路と略す）、該論理和回路の
出力と該第２のフリップフロップの出力と第１の制御信
号と、数値データ読み出しサイクル信号とを入力とし、
該第１．第２のフリップフロップへのセット・リセット
信号と該複数記憶回路セルへのワード読み出し信号を出
力とする論理制御回路により構成される基本ブロックを
複数個有し、該それぞれの基本ブロックの該複数ＯＲ回
路の出力を入力とし前記第１の制御信号を出力する論理
積回路（以下ＡＮＤ回路とする）、および該数値データ
読み出しサイクル信号と該複数ＲＡＭセルをビット毎に
読み出す信号を出力する制御回路を有している。
次に本発明について図面を用いて説明する。第１図は本
発明の一実施例を示すブロック図である。
発明の一実施例を示すブロック図である。
図において５１１〜５ｎｍはビット単位、およびワード
単位で読み出し可能なＲＡＭセルである。
単位で読み出し可能なＲＡＭセルである。
初期状態においてこれらのＲＡＭセルには各ワードにＲ
Ａ、Ｍセル５１１〜５ｎｌを最上位（以下ＭＳＢと略す
）としＲＡＭセル５１ｍ〜５ｎｍを最下位（以下ＬＳＢ
と略す）とする各１個の整数データが予め格納されてい
るものとする。また、フリップフロップ１１〜ｉｎ、２
１〜２ｎはクリアされているものとする。
Ａ、Ｍセル５１１〜５ｎｌを最上位（以下ＭＳＢと略す
）としＲＡＭセル５１ｍ〜５ｎｍを最下位（以下ＬＳＢ
と略す）とする各１個の整数データが予め格納されてい
るものとする。また、フリップフロップ１１〜ｉｎ、２
１〜２ｎはクリアされているものとする。
この状態でまず制御回路７はビット読み出し信号１０１
を能動状態とする。すると各整数データのＭＳＢを格納
するＲＡＭセル５１１〜５ｎ１からデータがビットデー
タとして読み出され、ＯＲ回路４１〜４ｎによりフリッ
プフロラ１１１〜１ｎ及び２１〜２ｎの内容と論理和が
とられる。このＯＲ回路４１〜４ｎの出力はＡＮＤ回路
６に入力される。論理制御回路３１〜３ｎにはすべての
整数データのＭＳＢの論理積がと゛られたＡＮＤ回路６
の値と、ＯＲ回路４１〜４ｎの値が入力される。ここで
論理制御回路３１〜３ｎはＡＮＤ回路６とＯＲ回路４１
〜４ｎの論理値が異なるとき、フリップフロラ１２１〜
２ｎをセットする０以上の動作により整数データのＭＳ
Ｂの論理値が０のものが存在する場合は、ＭＳＢの論理
値が１である整数データを格納しているワードに対応す
るフリップフロップ２１〜２ｎがセットされることにな
る。
を能動状態とする。すると各整数データのＭＳＢを格納
するＲＡＭセル５１１〜５ｎ１からデータがビットデー
タとして読み出され、ＯＲ回路４１〜４ｎによりフリッ
プフロラ１１１〜１ｎ及び２１〜２ｎの内容と論理和が
とられる。このＯＲ回路４１〜４ｎの出力はＡＮＤ回路
６に入力される。論理制御回路３１〜３ｎにはすべての
整数データのＭＳＢの論理積がと゛られたＡＮＤ回路６
の値と、ＯＲ回路４１〜４ｎの値が入力される。ここで
論理制御回路３１〜３ｎはＡＮＤ回路６とＯＲ回路４１
〜４ｎの論理値が異なるとき、フリップフロラ１２１〜
２ｎをセットする０以上の動作により整数データのＭＳ
Ｂの論理値が０のものが存在する場合は、ＭＳＢの論理
値が１である整数データを格納しているワードに対応す
るフリップフロップ２１〜２ｎがセットされることにな
る。
次に制御回路７はビット読み出し信号１０２を能動状態
とする。すると各整数データのＭＳＢの次の桁がＲＡＭ
セル５１２〜５ｎ２から読み出されＯＲ回路４１〜４ｎ
によりフリップフロップ２１〜２ｎの内容と論理和がと
られる。したがって前回の操作でフリップフロップ２１
〜２ｎがセットされているワードのＯＲ回路は論理値１
となる。
とする。すると各整数データのＭＳＢの次の桁がＲＡＭ
セル５１２〜５ｎ２から読み出されＯＲ回路４１〜４ｎ
によりフリップフロップ２１〜２ｎの内容と論理和がと
られる。したがって前回の操作でフリップフロップ２１
〜２ｎがセットされているワードのＯＲ回路は論理値１
となる。
この様にしてフリップフロップ２１〜２ｎの内容が論理
値０のワードだけで前回同様の動作が行なわれる。
値０のワードだけで前回同様の動作が行なわれる。
以下ＬＳＢまで同様の動作をくり返すと格納されていた
整数データのうち最小のものに対応するフリップフロッ
プ２１〜２ｎの内の一つが論理値０を保持しそれ以外の
フリップフロップ２１〜２ｎは論理値１となる。ここで
制御回路７は数値データ読み出しサイクル信号８を能動
状態にする。
整数データのうち最小のものに対応するフリップフロッ
プ２１〜２ｎの内の一つが論理値０を保持しそれ以外の
フリップフロップ２１〜２ｎは論理値１となる。ここで
制御回路７は数値データ読み出しサイクル信号８を能動
状態にする。
それにともない論理制御回路３１〜３ｎはフリップフロ
ップ２１〜２ｎが論理値０を保持している場合にワード
読み出し信号２０１〜２Ｏｎの内の対応するものを能動
状態とし該当するＲＡＭの内容をデータバス９に出力す
ると同時に出力されたワードに対応するフリップフロッ
プ１１〜１ｎの内の一つをセットする。以上で格納され
ていた数値データのうち最小のものがデータバス９に出
力される。この後、フリップフロップ２１〜２ｎを全て
クリアして、ビット読み出し信号を能動状態にするとこ
ろから前記の動作をくり返す、説明の簡素化のために第
１図の最上段のワードに最小の整数値が格納されていた
とする。この場合フリップフロップ１１はセットされた
状態にある。ここでビット読み出し信号１０１〜１０ｍ
を順次能動状態にすると、ＲＡＭセル５１１〜５ｎｍの
内容がＯＲ回路４１〜４ｎへ読み出されるがＯＲ回路４
１はフリップフロップ１１がセットされているため論理
値１のままである。すなわち第１図の最上段のワードは
今回の動作ではすべてのＲＡＭセルの内容が１と解釈さ
れることになる。したがってビット読み出し信号１０１
〜１０ｍを順次能動状態にした後数値データ読み出しサ
イクル信号８を能動状態にすると最初から格納されてい
た整数値の中で２番目に小さいものがデータバス９に出
力される。この時フリップフロップ１２〜１ｎのうちこ
の２番目に小さい整数値を格納していたワードに該当す
るものはセットされる。以後同様にして小さい順にデー
タバス９へ整数値が出力される。
ップ２１〜２ｎが論理値０を保持している場合にワード
読み出し信号２０１〜２Ｏｎの内の対応するものを能動
状態とし該当するＲＡＭの内容をデータバス９に出力す
ると同時に出力されたワードに対応するフリップフロッ
プ１１〜１ｎの内の一つをセットする。以上で格納され
ていた数値データのうち最小のものがデータバス９に出
力される。この後、フリップフロップ２１〜２ｎを全て
クリアして、ビット読み出し信号を能動状態にするとこ
ろから前記の動作をくり返す、説明の簡素化のために第
１図の最上段のワードに最小の整数値が格納されていた
とする。この場合フリップフロップ１１はセットされた
状態にある。ここでビット読み出し信号１０１〜１０ｍ
を順次能動状態にすると、ＲＡＭセル５１１〜５ｎｍの
内容がＯＲ回路４１〜４ｎへ読み出されるがＯＲ回路４
１はフリップフロップ１１がセットされているため論理
値１のままである。すなわち第１図の最上段のワードは
今回の動作ではすべてのＲＡＭセルの内容が１と解釈さ
れることになる。したがってビット読み出し信号１０１
〜１０ｍを順次能動状態にした後数値データ読み出しサ
イクル信号８を能動状態にすると最初から格納されてい
た整数値の中で２番目に小さいものがデータバス９に出
力される。この時フリップフロップ１２〜１ｎのうちこ
の２番目に小さい整数値を格納していたワードに該当す
るものはセットされる。以後同様にして小さい順にデー
タバス９へ整数値が出力される。
第２図は本発明の第２の実施例を示すブロック図である
。前実施例と同様５１１〜５ｎｍはビット単位、および
ワード単位で読み出し可能なＲＡＭセルである。初期状
態においてこれらのセルにはＲＡＭセル５１１〜５ｎ１
をＭＳＢとし、Ｒ，ＡＭセル５１ｍ〜５ｎｍをＬＳＢと
する各１個の整数データが格納されフリップフロップ１
１〜１ｎはクリアされているものとする。まず制御回路
７はビット読み出し信号１０１を能動状態とする。
。前実施例と同様５１１〜５ｎｍはビット単位、および
ワード単位で読み出し可能なＲＡＭセルである。初期状
態においてこれらのセルにはＲＡＭセル５１１〜５ｎ１
をＭＳＢとし、Ｒ，ＡＭセル５１ｍ〜５ｎｍをＬＳＢと
する各１個の整数データが格納されフリップフロップ１
１〜１ｎはクリアされているものとする。まず制御回路
７はビット読み出し信号１０１を能動状態とする。
すると各整数データのＭＳＢがＲＡＭセル５１１〜５ｎ
ｌからインバータ３０１〜３０ｎにより反転がとられ結
果的に論理ローとしてビットデータが読み出され、ＯＲ
回路４１〜４ｎによりフリップフロップ２１〜２ｎとの
論理和がとられる。またＡＮＤ回路６では各ブロック中
のＯＲ回路４１〜４ｎの出力の論理積がとられる。論理
制御回路３１〜３ｎではＡＮＤ回路６とＯＲ回路４１〜
４ｎの論理値が異なるときフリップフロップ２１〜２ｎ
をセットする。
ｌからインバータ３０１〜３０ｎにより反転がとられ結
果的に論理ローとしてビットデータが読み出され、ＯＲ
回路４１〜４ｎによりフリップフロップ２１〜２ｎとの
論理和がとられる。またＡＮＤ回路６では各ブロック中
のＯＲ回路４１〜４ｎの出力の論理積がとられる。論理
制御回路３１〜３ｎではＡＮＤ回路６とＯＲ回路４１〜
４ｎの論理値が異なるときフリップフロップ２１〜２ｎ
をセットする。
以上の動作により整数データのＭＳＢの論理値が１のも
のが存在する場合は、ＭＳＨの論理値が０である整数デ
ータを格納しているワードに対応するフリップフロップ
２１〜２ｎはセットされることになる。次に制御回路７
はビット読み出し信号１０２を能動状態とする。すると
各整数データのＭＳＢの次の桁がＲＡＭセル５１２〜５
ｎ２から読み出されインバータ３０１〜３０ｎにより反
転がとられ、ＯＲ回路４１〜４ｎによりフリップフロッ
プ２１〜２ｎの内容と論理和がとられる。
のが存在する場合は、ＭＳＨの論理値が０である整数デ
ータを格納しているワードに対応するフリップフロップ
２１〜２ｎはセットされることになる。次に制御回路７
はビット読み出し信号１０２を能動状態とする。すると
各整数データのＭＳＢの次の桁がＲＡＭセル５１２〜５
ｎ２から読み出されインバータ３０１〜３０ｎにより反
転がとられ、ＯＲ回路４１〜４ｎによりフリップフロッ
プ２１〜２ｎの内容と論理和がとられる。
したがって前回の操作でフリップフロップ２１〜２ｎが
セットされているワードのＯＲ回路は論理値１となる。
セットされているワードのＯＲ回路は論理値１となる。
そのため該当するＲＡＭセルの内容は論理値０とみなさ
れる。この様にしてフリップフロップ２１〜２ｎの内容
が論理値０のワードだけで前回同様の動作が行なわれる
。
れる。この様にしてフリップフロップ２１〜２ｎの内容
が論理値０のワードだけで前回同様の動作が行なわれる
。
以下ＬＳＢまで同様の動作をくり返すと格納されていた
整数データのうち最大のものに対応するフリップフロッ
プ２１〜２ｎの内の一つが論理値０を保持しそれ以外の
フリップフロラ１２１〜２ｎは論理値１となる。ここで
制御回路７は数値データ読み出しサイクル信号８を能動
状態にする。
整数データのうち最大のものに対応するフリップフロッ
プ２１〜２ｎの内の一つが論理値０を保持しそれ以外の
フリップフロラ１２１〜２ｎは論理値１となる。ここで
制御回路７は数値データ読み出しサイクル信号８を能動
状態にする。
それにともない論理制御回路３１〜３ｎはフリップフロ
ップ２１〜２ｎが論理値Ｏを保持している場合にワード
読み出し信号２０１〜２Ｏｎの内の対応するものを能動
状態とし該当するＲＡＭセルの内容をデータバス９に出
力すると同時に出力されたワードに対応するフリップフ
ロップ１１〜１ｎの内の一つをセットする０以上で格納
されていた数値データのうち最大のものがデータバス９
に出力される。この後、フリップフロップ２１〜２ｎを
全てクリアして、ビット読み出し信号を能動状態にする
ところから前記の動作をくり返す。説明の簡素化のなめ
に第２図の最上段のワードに最大の整数値が格納されて
いたとする。この場合フリップフロップ１１はセットさ
れた状態にある。
ップ２１〜２ｎが論理値Ｏを保持している場合にワード
読み出し信号２０１〜２Ｏｎの内の対応するものを能動
状態とし該当するＲＡＭセルの内容をデータバス９に出
力すると同時に出力されたワードに対応するフリップフ
ロップ１１〜１ｎの内の一つをセットする０以上で格納
されていた数値データのうち最大のものがデータバス９
に出力される。この後、フリップフロップ２１〜２ｎを
全てクリアして、ビット読み出し信号を能動状態にする
ところから前記の動作をくり返す。説明の簡素化のなめ
に第２図の最上段のワードに最大の整数値が格納されて
いたとする。この場合フリップフロップ１１はセットさ
れた状態にある。
ここでビット読み出し信号１０１〜１０ｍを順次能動状
態にすると、ＲＡＭセル５１１〜５ｎｍの内容を反転し
たものがＯＲ回路４１〜４ｎへ読み出されるが、ＯＲ回
路４１はフリップフロップ１１がセットされているため
論理値１のままである。
態にすると、ＲＡＭセル５１１〜５ｎｍの内容を反転し
たものがＯＲ回路４１〜４ｎへ読み出されるが、ＯＲ回
路４１はフリップフロップ１１がセットされているため
論理値１のままである。
すなわち第２図の最上段のワードは今回の動作ではすべ
てのＲＡＭセルの内容がＯと解釈されることになる。し
たがってビット読み出し信号１０１〜１０ｍを順次能動
状態にした後数値データ読み出しサイクル信号８を能動
状態にすると最初から格納されていた整数値の中で２番
目に大きいものがデータバス９に出力される。この時フ
リップフロップ１２〜１ｎのうちこの２番目に大きい整
数値を格納していたワードに該当するものはセットされ
る。以後同様にして大きい順にデータバス９へ整数値が
出力される。
てのＲＡＭセルの内容がＯと解釈されることになる。し
たがってビット読み出し信号１０１〜１０ｍを順次能動
状態にした後数値データ読み出しサイクル信号８を能動
状態にすると最初から格納されていた整数値の中で２番
目に大きいものがデータバス９に出力される。この時フ
リップフロップ１２〜１ｎのうちこの２番目に大きい整
数値を格納していたワードに該当するものはセットされ
る。以後同様にして大きい順にデータバス９へ整数値が
出力される。
以上説明した様に本発明は整数データのならべかえを整
数データの個数に比例した操作回数で可能とするため整
数データのならべかえを短時間で実行できる効果がある
。
数データの個数に比例した操作回数で可能とするため整
数データのならべかえを短時間で実行できる効果がある
。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示すブロッ、り図、第
２図は第２の実施例を示すブロック図である。 １１〜Ｉｎ、２１〜２ｎ・・・フリップフロップ、３１
〜３ｎ・・・論理制御回路、４１〜４ｎ・・・ＯＲ回路
、５１１〜５ｎｍ・−ＲＡＭセル、６ ・Ａ Ｎ Ｄ回
路、７・・・制御回路、８・・・数値データ読み出しサ
イクル信号、９・・・データバス、１０１〜１０ｍ・・
・ビット読み出し信号、２０１〜２Ｏｎ・・・ワード読
み出し信号、３０１〜３０ｎ・・・インバータ。
２図は第２の実施例を示すブロック図である。 １１〜Ｉｎ、２１〜２ｎ・・・フリップフロップ、３１
〜３ｎ・・・論理制御回路、４１〜４ｎ・・・ＯＲ回路
、５１１〜５ｎｍ・−ＲＡＭセル、６ ・Ａ Ｎ Ｄ回
路、７・・・制御回路、８・・・数値データ読み出しサ
イクル信号、９・・・データバス、１０１〜１０ｍ・・
・ビット読み出し信号、２０１〜２Ｏｎ・・・ワード読
み出し信号、３０１〜３０ｎ・・・インバータ。
Claims (1)
- 整数データ１個分を格納するための複数の記憶回路セル
で構成され、整数データ全ビットを一度にデータバスへ
出力するとともに整数データの各ビットを順次、ビット
データとして出力する手段を備えた記憶回路、第１、第
２のフリップフロップ、該第１、第２のフリップフロッ
プの出力と前記順次出力されたビットデータを入力とす
る論理和回路、該論理和回路の出力と該第２のフリップ
フロップの出力と第１の制御信号との数値データ読み出
しサイクル信号とを入力とし、該第１、第２のフリップ
フロップへのセット・リセット信号と該複数記憶回路セ
ルへのワード読み出し信号を出力とする論理制御回路に
より構成される基本ブロックを複数個有し、該それぞれ
の基本ブロックの論理和回路の出力を入力とし前記第１
の制御信号を出力する論理積回路、および該数値データ
読み出しサイクル信号と該複数記憶回路セルをビット毎
に読み出す信号を出力する制御回路から構成されること
を特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10051787A JPS63265324A (ja) | 1987-04-22 | 1987-04-22 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10051787A JPS63265324A (ja) | 1987-04-22 | 1987-04-22 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63265324A true JPS63265324A (ja) | 1988-11-01 |
Family
ID=14276145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10051787A Pending JPS63265324A (ja) | 1987-04-22 | 1987-04-22 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63265324A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196362A (ja) * | 1989-01-25 | 1990-08-02 | Toshiba Corp | 優先順位判定装置 |
-
1987
- 1987-04-22 JP JP10051787A patent/JPS63265324A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196362A (ja) * | 1989-01-25 | 1990-08-02 | Toshiba Corp | 優先順位判定装置 |
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