JP3430231B2 - 論理セル及びこれを用いた半導体集積回路 - Google Patents
論理セル及びこれを用いた半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、デバッグ機能を備えた
論理セル及びこれを用いたフィールド・プログラマブル
・ゲート・アレイ（ＦＰＧＡ）等の半導体集積回路に関
する。
論理セル及びこれを用いたフィールド・プログラマブル
・ゲート・アレイ（ＦＰＧＡ）等の半導体集積回路に関
する。
【０００２】
【従来の技術】ＦＰＧＡは、論理セルがマトリックス状
に配置され、論理セル間が配線、スイッチボックス及び
配線を介して接続され、論理セルの機能及びスイッチボ
ックスによる接続関係をプログラム可能となっている。
このプログラムは、ＳＲＡＭ又はヒューズＲＯＭ（プロ
グラムＲＡＭ又はＲＯＭ）の記憶内容により定まる。
に配置され、論理セル間が配線、スイッチボックス及び
配線を介して接続され、論理セルの機能及びスイッチボ
ックスによる接続関係をプログラム可能となっている。
このプログラムは、ＳＲＡＭ又はヒューズＲＯＭ（プロ
グラムＲＡＭ又はＲＯＭ）の記憶内容により定まる。
【０００３】プログラムされたＦＰＧＡをデバッグする
ために、従来では、全ての論理セル内のフリップフロッ
プを数珠つなぎにして長いシフトレジスタを構成し、こ
れにテスト用クロックを供給して一連の記憶内容を取り
出すというスキャンテスト方式が用いられていた。
ために、従来では、全ての論理セル内のフリップフロッ
プを数珠つなぎにして長いシフトレジスタを構成し、こ
れにテスト用クロックを供給して一連の記憶内容を取り
出すというスキャンテスト方式が用いられていた。
【０００４】
【発明が解決しようとする課題】しかし、論理セル内の
順序回路の出力以外は外部に取り出すことができず、ま
た、例え論理セルの出力が全てフリップフロップの出力
であっても、１つの論理セルの出力のみ知得したい場合
にも、ＦＰＧＡのシステムクロックを停止させて長いシ
フトレジスタをテストクロックで駆動して保持データを
取り出さなければならない。特定の論理セルの出力を、
時間を追って知得したい場合には、ＦＰＧＡに１システ
ムクロックを供給する毎にこのようなテスト動作を実行
する必要がある。
順序回路の出力以外は外部に取り出すことができず、ま
た、例え論理セルの出力が全てフリップフロップの出力
であっても、１つの論理セルの出力のみ知得したい場合
にも、ＦＰＧＡのシステムクロックを停止させて長いシ
フトレジスタをテストクロックで駆動して保持データを
取り出さなければならない。特定の論理セルの出力を、
時間を追って知得したい場合には、ＦＰＧＡに１システ
ムクロックを供給する毎にこのようなテスト動作を実行
する必要がある。
【０００５】本発明の目的は、このような問題点に鑑
み、任意の時点での任意の論理セルの出力を容易に知得
することが可能な半導体集積回路及びこの回路を構成す
る論理セルを提供することにある。
み、任意の時点での任意の論理セルの出力を容易に知得
することが可能な半導体集積回路及びこの回路を構成す
る論理セルを提供することにある。
【０００６】
【課題を解決するための手段及びその作用効果】本発明
の半導体集積回路の第１態様では、論理セルが実質的に
ｍ行ｎ列（ｍ及びｎは２以上の整数）配置された論理セ
ルアレイと、 該論理セルアレイの各論理セルに行選択信
号及び列選択信号を供給するゲート選択回路と、 を有
し、該論理セルアレイの各論理セルは、 該行選択信号が
供給される行選択信号入力端と、 該列選択信号が供給さ
れる列選択信号入力端と、 該行選択信号及び列選択信号
をデコードして制御信号を生成するデコーダと、 制御入
力端に供給される該制御信号により第１端と第２端の間
が開閉され、該第１端が該論理セルの信号出力端に接続
されたゲートと、 該ゲートの第２端に接続された試験用
出力端と、 を有し、該論理セルアレイの全ての論理セル
の試験用出力端は共通の信号線に接続され、 該ゲート選
択回路は第１及び第２のシフトレジスタを有し、該行選
択信号は該第１のシフトレジスタの並列出力であり、該
列選択信号は該第２のシフトレジスタの並列出力であ
る。
の半導体集積回路の第１態様では、論理セルが実質的に
ｍ行ｎ列（ｍ及びｎは２以上の整数）配置された論理セ
ルアレイと、 該論理セルアレイの各論理セルに行選択信
号及び列選択信号を供給するゲート選択回路と、 を有
し、該論理セルアレイの各論理セルは、 該行選択信号が
供給される行選択信号入力端と、 該列選択信号が供給さ
れる列選択信号入力端と、 該行選択信号及び列選択信号
をデコードして制御信号を生成するデコーダと、 制御入
力端に供給される該制御信号により第１端と第２端の間
が開閉され、該第１端が該論理セルの信号出力端に接続
されたゲートと、 該ゲートの第２端に接続された試験用
出力端と、 を有し、該論理セルアレイの全ての論理セル
の試験用出力端は共通の信号線に接続され、 該ゲート選
択回路は第１及び第２のシフトレジスタを有し、該行選
択信号は該第１のシフトレジスタの並列出力であり、該
列選択信号は該第２のシフトレジスタの並列出力であ
る。
【０００７】本発明によれば、ゲート選択回路で任意の
論理セルを選択してそのゲートを開状態にすることによ
り、選択した論理セルの試験用出力端からこの論理セル
の出力信号を取り出すことができるので、論理セル間が
接続されて所望の回路が構成されていても任意の時点で
任意の論理セルの出力を容易に知得することができる。
論理セルを選択してそのゲートを開状態にすることによ
り、選択した論理セルの試験用出力端からこの論理セル
の出力信号を取り出すことができるので、論理セル間が
接続されて所望の回路が構成されていても任意の時点で
任意の論理セルの出力を容易に知得することができる。
【０００８】
【０００９】また、選択した論理セルの出力信号が該共
通の信号線から取り出されるので、半導体集積回路の出
力端子数を低減することができる。
通の信号線から取り出されるので、半導体集積回路の出
力端子数を低減することができる。
【００１０】
【００１１】さらに、論理セル選択アドレスを直列デー
タとしてシフトレジスタに供給すればよいので、並列デ
ータ設定の場合よりも半導体集積回路の入力端子数を低
減することができる。
タとしてシフトレジスタに供給すればよいので、並列デ
ータ設定の場合よりも半導体集積回路の入力端子数を低
減することができる。
【００１２】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
説明から明らかになる。
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。異なる図において、同一又は類似の構成要素には
同一又は類似の符号を付している。 ［第１実施例］図１は、第１実施例のＦＰＧＡの概略構
成を示す。説明の簡単化のために、図１は論理セルアレ
イ１０が２行２列の論理セル（論理回路）Ｃ１１〜Ｃ２
２を備えている場合を示す。
する。異なる図において、同一又は類似の構成要素には
同一又は類似の符号を付している。 ［第１実施例］図１は、第１実施例のＦＰＧＡの概略構
成を示す。説明の簡単化のために、図１は論理セルアレ
イ１０が２行２列の論理セル（論理回路）Ｃ１１〜Ｃ２
２を備えている場合を示す。
【００２２】論理セルＣ１１〜Ｃ２２は互いに同一構成
であり、論理セルＣ１１の概略構成例を図２に示す。こ
の論理セルＣ１１は、互いに異なる論理回路１１〜１４
の出力のうち２つがセレクタ１５で選択され、この２出
力が論理セルＣ１１のデータ出力端Ｏ及びセレクタ１６
に供給される。セレクタ１６は、論理セルＣ１１の制御
入力端Ｓ３からの信号の論理値‘１’／‘０’に応じて
Ｏ１／Ｏ２をゲート１７の入力端に供給する。ゲート１
７は、アンドゲート１８の出力の論理値‘１’／‘０’
に応じて入出力端間が開／閉状態にされる。アンドゲー
ト１８には論理セルＣ１１の制御入力端Ｓ１及びＳ２か
ら制御信号が供給され、ゲート１７の出力は論理セルＣ
１１のテスト用データ出力端Ｐから取り出される。
であり、論理セルＣ１１の概略構成例を図２に示す。こ
の論理セルＣ１１は、互いに異なる論理回路１１〜１４
の出力のうち２つがセレクタ１５で選択され、この２出
力が論理セルＣ１１のデータ出力端Ｏ及びセレクタ１６
に供給される。セレクタ１６は、論理セルＣ１１の制御
入力端Ｓ３からの信号の論理値‘１’／‘０’に応じて
Ｏ１／Ｏ２をゲート１７の入力端に供給する。ゲート１
７は、アンドゲート１８の出力の論理値‘１’／‘０’
に応じて入出力端間が開／閉状態にされる。アンドゲー
ト１８には論理セルＣ１１の制御入力端Ｓ１及びＳ２か
ら制御信号が供給され、ゲート１７の出力は論理セルＣ
１１のテスト用データ出力端Ｐから取り出される。
【００２３】論理回路１１〜１４及びセレクタ１５の制
御入力端にそれぞれ、不図示のプログラムＲＡＭ又はＲ
ＯＭの記憶内容信号Ｍ１〜Ｍ５が供給されて、その機能
が定められる。セレクタ１５の２出力の１つを、制御入
力端Ｓ３からの選択信号に応じて１つのデータ出力端Ｐ
から取り出す構成となっているので、論理セルＣ１１の
データ出力端Ｏの数が多い場合には、データ出力端Ｐと
制御入力端Ｓ３の合計点数をデータ出力端Ｏの点数より
も充分少なくすることができる。また、セレクタ１６と
データ出力端Ｐとの間にゲート１７を接続しているの
で、図１に示すように全ての論理セルＣ１１〜Ｃ２２の
データ出力端Ｐをデータ線Ｓで共通に接続することがで
き、かつ、選択した任意の論理セルのデータ出力端Ｐか
らデータ線ＳにデータＤＯを取り出すことができる。こ
の選択は、制御入力端Ｓ１及びＳ２にそれぞれ供給され
る行選択信号及び列選択信号により行われる。
御入力端にそれぞれ、不図示のプログラムＲＡＭ又はＲ
ＯＭの記憶内容信号Ｍ１〜Ｍ５が供給されて、その機能
が定められる。セレクタ１５の２出力の１つを、制御入
力端Ｓ３からの選択信号に応じて１つのデータ出力端Ｐ
から取り出す構成となっているので、論理セルＣ１１の
データ出力端Ｏの数が多い場合には、データ出力端Ｐと
制御入力端Ｓ３の合計点数をデータ出力端Ｏの点数より
も充分少なくすることができる。また、セレクタ１６と
データ出力端Ｐとの間にゲート１７を接続しているの
で、図１に示すように全ての論理セルＣ１１〜Ｃ２２の
データ出力端Ｐをデータ線Ｓで共通に接続することがで
き、かつ、選択した任意の論理セルのデータ出力端Ｐか
らデータ線ＳにデータＤＯを取り出すことができる。こ
の選択は、制御入力端Ｓ１及びＳ２にそれぞれ供給され
る行選択信号及び列選択信号により行われる。
【００２４】図１に示す如く、第１行の論理セルＣ１１
及びＣ１２の制御入力端Ｓ１は行選択線Ｙ１に接続さ
れ、第２行の論理セルＣ２１及びＣ２２の制御入力端Ｓ
１は行選択線Ｙ２に接続され、第１列の論理セルＣ１１
及びＣ２１の制御入力端Ｓ２は列選択線Ｘ１に接続さ
れ、第２列の論理セルＣ１２及びＣ２２の制御入力端Ｓ
２は列選択線Ｘ２に接続されている。行選択線Ｙ１及び
Ｙ２はシフトレジスタ２０のＤフリップフロップ２１及
び２２の出力端Ｑに接続され、列選択線Ｘ１及びＸ２は
シフトレジスタ３０のＤフリップフロップ３１及び３２
の出力端Ｑに接続されている。
及びＣ１２の制御入力端Ｓ１は行選択線Ｙ１に接続さ
れ、第２行の論理セルＣ２１及びＣ２２の制御入力端Ｓ
１は行選択線Ｙ２に接続され、第１列の論理セルＣ１１
及びＣ２１の制御入力端Ｓ２は列選択線Ｘ１に接続さ
れ、第２列の論理セルＣ１２及びＣ２２の制御入力端Ｓ
２は列選択線Ｘ２に接続されている。行選択線Ｙ１及び
Ｙ２はシフトレジスタ２０のＤフリップフロップ２１及
び２２の出力端Ｑに接続され、列選択線Ｘ１及びＸ２は
シフトレジスタ３０のＤフリップフロップ３１及び３２
の出力端Ｑに接続されている。
【００２５】全ての論理セルＣ１１〜Ｃ２２の制御入力
端Ｓ３は出力選択線Ｚに共通に接続され、出力選択線Ｚ
はＤフリップフロップ４０の出力端Ｑに接続されてい
る。シフトレジスタ２０の内容は、クロックＣＫ１同期
して直列データ入力端に供給される行アドレスＤＩ１に
より設定され、シフトレジスタ３０の内容は、クロック
ＣＫ２同期して直列データ入力端に供給される列アドレ
スＤＩ２により設定される。Ｄフリップフロップ４０に
は、クロックＣＫ３の立ち上がりのタイミングで出力ア
ドレスＤＩ３が保持される。
端Ｓ３は出力選択線Ｚに共通に接続され、出力選択線Ｚ
はＤフリップフロップ４０の出力端Ｑに接続されてい
る。シフトレジスタ２０の内容は、クロックＣＫ１同期
して直列データ入力端に供給される行アドレスＤＩ１に
より設定され、シフトレジスタ３０の内容は、クロック
ＣＫ２同期して直列データ入力端に供給される列アドレ
スＤＩ２により設定される。Ｄフリップフロップ４０に
は、クロックＣＫ３の立ち上がりのタイミングで出力ア
ドレスＤＩ３が保持される。
【００２６】論理セルアレイ１０には、論理セルＣ１１
〜Ｃ２２に対応してそれぞれスイッチボックス（スイッ
チ回路）ＳＷ１１〜ＳＷ２２が配置され、隣合うスイッ
チボックスＳＷ１１〜ＳＷ２２の間及びスイッチボック
スＳＷ１１〜ＳＷ２２と論理セルＣ１１〜Ｃ２２のデー
タ入力端Ｉ及びデータ出力端Ｏとの間が、配線で接続さ
れている。スイッチボックスＳＷ１１〜ＳＷ２２は互い
に同一構成であり、複数のトランジスタスイッチを備
え、その制御入力端に上記プログラムＲＡＭ又はＲＯＭ
の記憶内容が供給されて、スイッチボックスＳＷ１１〜
ＳＷ２２による論理セル間の接続関係が定められる。
〜Ｃ２２に対応してそれぞれスイッチボックス（スイッ
チ回路）ＳＷ１１〜ＳＷ２２が配置され、隣合うスイッ
チボックスＳＷ１１〜ＳＷ２２の間及びスイッチボック
スＳＷ１１〜ＳＷ２２と論理セルＣ１１〜Ｃ２２のデー
タ入力端Ｉ及びデータ出力端Ｏとの間が、配線で接続さ
れている。スイッチボックスＳＷ１１〜ＳＷ２２は互い
に同一構成であり、複数のトランジスタスイッチを備
え、その制御入力端に上記プログラムＲＡＭ又はＲＯＭ
の記憶内容が供給されて、スイッチボックスＳＷ１１〜
ＳＷ２２による論理セル間の接続関係が定められる。
【００２７】次に、上記の如く構成された本第１実施例
の動作を説明する。上記プログラムＲＡＭ又はＲＯＭの
内容を定めることにより論理セルアレイ１０に対するプ
ログラミングを行い、これが終了した後に、論理セルア
レイ１０にシステムクロックを供給して論理セルアレイ
１０を動作させ、デバッグを行う。例えば、任意の時点
での論理セルＣ２２の出力Ｏ１を知得したい場合には次
のようにする。Ｄフリップフロップ２１、２２、３１、
３２及び４０にそれぞれ‘０’、‘１’、‘０’、
‘１’及び‘０’を保持させる。これにより、論理セル
Ｃ２２のゲート１７のみが開状態となり、かつ、セレク
タ１６により出力Ｏ１が選択され、これがデータ線Ｓを
介しデータＤＯとして取り出される。論理セルアレイ１
０に対するシステムクロックに同期してデータＤＯを読
み取ることにより、任意の時点でのデータＤＯを知得す
ることができる。
の動作を説明する。上記プログラムＲＡＭ又はＲＯＭの
内容を定めることにより論理セルアレイ１０に対するプ
ログラミングを行い、これが終了した後に、論理セルア
レイ１０にシステムクロックを供給して論理セルアレイ
１０を動作させ、デバッグを行う。例えば、任意の時点
での論理セルＣ２２の出力Ｏ１を知得したい場合には次
のようにする。Ｄフリップフロップ２１、２２、３１、
３２及び４０にそれぞれ‘０’、‘１’、‘０’、
‘１’及び‘０’を保持させる。これにより、論理セル
Ｃ２２のゲート１７のみが開状態となり、かつ、セレク
タ１６により出力Ｏ１が選択され、これがデータ線Ｓを
介しデータＤＯとして取り出される。論理セルアレイ１
０に対するシステムクロックに同期してデータＤＯを読
み取ることにより、任意の時点でのデータＤＯを知得す
ることができる。
【００２８】したがって、従来のように論理セルアレイ
１０に１個のシステムクロックを与える毎に、全ての論
理セルＣ１１〜Ｃ２２内のフリップフロップを数珠繋ぎ
にした長いシフトレジスタにテストクロックを多数個供
給して読み出すという複雑な動作を行わせる必要がな
い。また、任意の論理セルの出力を取り出すことができ
る。
１０に１個のシステムクロックを与える毎に、全ての論
理セルＣ１１〜Ｃ２２内のフリップフロップを数珠繋ぎ
にした長いシフトレジスタにテストクロックを多数個供
給して読み出すという複雑な動作を行わせる必要がな
い。また、任意の論理セルの出力を取り出すことができ
る。
【００２９】上記動作において、１個のシステムクロッ
ク毎にＤフリップフロップ４０の出力を‘０’、‘１’
と変えれば、論理セルＣ２２の出力Ｏ１及びＯ２を順に
データ線Ｓから取り出すことができる。また、ある時点
での論理セルＣ１１〜Ｃ２２のうちの複数の出力を知得
したい場合には、その時点で論理セルアレイ１０に対す
るシステムクロックを停止させて、シフトレジスタ２
０、３０及びＤフリップフロップ４０に供給するアドレ
スを適当に変化させればよい。
ク毎にＤフリップフロップ４０の出力を‘０’、‘１’
と変えれば、論理セルＣ２２の出力Ｏ１及びＯ２を順に
データ線Ｓから取り出すことができる。また、ある時点
での論理セルＣ１１〜Ｃ２２のうちの複数の出力を知得
したい場合には、その時点で論理セルアレイ１０に対す
るシステムクロックを停止させて、シフトレジスタ２
０、３０及びＤフリップフロップ４０に供給するアドレ
スを適当に変化させればよい。
【００３０】［第２実施例］図１のＦＰＧＡでは、シフ
トレジスタ２０、３０及びＤフリップフロップ４０の各
々にデータ及びクロックを供給しなければならないの
で、外部信号入力点数が多くなる。外部信号入力点数を
低減するために、第２実施例では図３に示す如くＦＰＧ
Ａを構成している。図３では複雑化を避けるために、ス
イッチボックス及びこれに接続される配線を図示省略し
ている。この点は、図４以降についても同様である。
トレジスタ２０、３０及びＤフリップフロップ４０の各
々にデータ及びクロックを供給しなければならないの
で、外部信号入力点数が多くなる。外部信号入力点数を
低減するために、第２実施例では図３に示す如くＦＰＧ
Ａを構成している。図３では複雑化を避けるために、ス
イッチボックス及びこれに接続される配線を図示省略し
ている。この点は、図４以降についても同様である。
【００３１】論理セルアレイ１０Ａは、４行４列の論理
セルＣ１１〜Ｃ４４を備えている。論理セルアレイ１０
Ａに対するアドレス設定回路は、行選択線Ｙ１〜Ｙ４に
対するＤフリップフロップ２１〜２４と、列選択線Ｘ１
〜Ｘ４に対するＤフリップフロップ３１〜３４と、出力
選択線Ｚに対するＤフリップフロップ４０とが縦続接続
された、１つのシフトレジスタ５０で構成されている。
シフトレジスタ５０の直列データ入力端及びクロック入
力端にはそれぞれアドレスＤＩ及びクロックＣＫが供給
される。
セルＣ１１〜Ｃ４４を備えている。論理セルアレイ１０
Ａに対するアドレス設定回路は、行選択線Ｙ１〜Ｙ４に
対するＤフリップフロップ２１〜２４と、列選択線Ｘ１
〜Ｘ４に対するＤフリップフロップ３１〜３４と、出力
選択線Ｚに対するＤフリップフロップ４０とが縦続接続
された、１つのシフトレジスタ５０で構成されている。
シフトレジスタ５０の直列データ入力端及びクロック入
力端にはそれぞれアドレスＤＩ及びクロックＣＫが供給
される。
【００３２】他の点は図１の構成と同様である。本第２
実施例によれば、外部からシフトレジスタ５０に対しア
ドレスＤＩ及びクロックＣＫのみを供給すればよいの
で、シフトレジスタ５０に対する外部信号入力点数が図
１の場合の１／３となる。 ［第３実施例］図１のＦＰＧＡでは、論理セルアレイ１
０の行数及び列数が多いと、シフトレジスタ２０及び３
０のビット数が多くなる。
実施例によれば、外部からシフトレジスタ５０に対しア
ドレスＤＩ及びクロックＣＫのみを供給すればよいの
で、シフトレジスタ５０に対する外部信号入力点数が図
１の場合の１／３となる。 ［第３実施例］図１のＦＰＧＡでは、論理セルアレイ１
０の行数及び列数が多いと、シフトレジスタ２０及び３
０のビット数が多くなる。
【００３３】このビット数を低減するために、第３実施
例では図４に示す如くＦＰＧＡを構成している。すなわ
ち、４行４列の論理セルＣ１１Ａ〜Ｃ４４Ａを備えた論
理セルアレイ１０Ｂを、行については、第１、２行から
なる第１群と、第３、４行からなる第２群とに分け、こ
の群をシフトレジスタ２０Ａで選択し、群内の行をシフ
トレジスタ２０で選択するように構成している。同様
に、列については、第１、２列からなる第３群と、第
３、４列からなる第４群とに分け、この群をシフトレジ
スタ３０Ａで選択し、群内の列をシフトレジスタ３０で
選択するように構成している。
例では図４に示す如くＦＰＧＡを構成している。すなわ
ち、４行４列の論理セルＣ１１Ａ〜Ｃ４４Ａを備えた論
理セルアレイ１０Ｂを、行については、第１、２行から
なる第１群と、第３、４行からなる第２群とに分け、こ
の群をシフトレジスタ２０Ａで選択し、群内の行をシフ
トレジスタ２０で選択するように構成している。同様
に、列については、第１、２列からなる第３群と、第
３、４列からなる第４群とに分け、この群をシフトレジ
スタ３０Ａで選択し、群内の列をシフトレジスタ３０で
選択するように構成している。
【００３４】論理セルＣ１１Ａは、図２の論理セルＣ１
１においてアンドゲート１８を４入力としたものであ
り、その第１〜４入力端にはそれぞれ図４中の行選択線
Ｙ１Ａ、行選択線Ｙ１、列選択線Ｘ１Ａ及び列選択線Ｘ
１が接続されている。ｍ行の論理セルをｐ行ずつのｑ群
に分割可能な場合、シフトレジスタ２０及び２０Ａのビ
ット数はそれぞれｐ及びｑとなる。与えられたｍに対し
ｐ＋ｑ＝ｋを最小にすれば、構成が最も簡単になる。√
ｍが整数の場合には、ｐ＝ｑ＝√ｍのときｋが最小とな
る。例えば、ｍ＝２５６の場合、ｐ＝ｑ＝１６となる。
１においてアンドゲート１８を４入力としたものであ
り、その第１〜４入力端にはそれぞれ図４中の行選択線
Ｙ１Ａ、行選択線Ｙ１、列選択線Ｘ１Ａ及び列選択線Ｘ
１が接続されている。ｍ行の論理セルをｐ行ずつのｑ群
に分割可能な場合、シフトレジスタ２０及び２０Ａのビ
ット数はそれぞれｐ及びｑとなる。与えられたｍに対し
ｐ＋ｑ＝ｋを最小にすれば、構成が最も簡単になる。√
ｍが整数の場合には、ｐ＝ｑ＝√ｍのときｋが最小とな
る。例えば、ｍ＝２５６の場合、ｐ＝ｑ＝１６となる。
【００３５】しかし、√ｍは必ずしも整数にはならな
い。また、シフトレジスタ２０と２０Ａの合計ビット数
ｋを最小にする場合、全ての群内の行数を一致させる必
要はない。例えばｍ＝１０のとき、４行＋４行＋２行の
３群又は４行＋３行＋３行の３群に分ければシフトレジ
スタ２０のビット数とシフトレジスタ２０Ａのビット数
の合計ビット数ｋを最小値４とすることができる。
い。また、シフトレジスタ２０と２０Ａの合計ビット数
ｋを最小にする場合、全ての群内の行数を一致させる必
要はない。例えばｍ＝１０のとき、４行＋４行＋２行の
３群又は４行＋３行＋３行の３群に分ければシフトレジ
スタ２０のビット数とシフトレジスタ２０Ａのビット数
の合計ビット数ｋを最小値４とすることができる。
【００３６】一般に、ｍ行の論理セルをｑ群に分割し、
シフトレジスタ２０と２０Ａの合計ビット数を最小にす
るには、群数ｑを、 ｑ＝ＭＩＮ｛［√ｍ」，「√ｍ］，ｆ（ｚ）＝ｚ＋ｍ／ｚ｝ と表すことができる。ここに、 ［ｘ」：ｘを下回らない最小の整数、例えば［２．１」＝３ 「ｘ］：ｘを上回らない最大の整数、例えば［２．１」＝２ ｑ＝ＭＩＮ｛ａ，ｂ，ｆ（ｘ）｝：ｆ（ａ）＜ｆ（ｂ）のときｑ＝ａ ｆ（ａ）＞ｆ（ｂ）のときｑ＝ｂ ｆ（ａ）＝ｆ（ｂ）のときｑ＝ａ又はｑ＝ｂ と定義する。
シフトレジスタ２０と２０Ａの合計ビット数を最小にす
るには、群数ｑを、 ｑ＝ＭＩＮ｛［√ｍ」，「√ｍ］，ｆ（ｚ）＝ｚ＋ｍ／ｚ｝ と表すことができる。ここに、 ［ｘ」：ｘを下回らない最小の整数、例えば［２．１」＝３ 「ｘ］：ｘを上回らない最大の整数、例えば［２．１」＝２ ｑ＝ＭＩＮ｛ａ，ｂ，ｆ（ｘ）｝：ｆ（ａ）＜ｆ（ｂ）のときｑ＝ａ ｆ（ａ）＞ｆ（ｂ）のときｑ＝ｂ ｆ（ａ）＝ｆ（ｂ）のときｑ＝ａ又はｑ＝ｂ と定義する。
【００３７】
例えば、ｍ＝６のとき、［√６」＝３，「√６］＝２
ｑ＝ＭＩＮ｛［√６」，「√６］，ｆ（ｚ）＝ｚ＋６／ｚ｝
＝ＭＩＮ｛３，２，ｆ（ｚ）＝ｚ＋６／ｚ｝
＝２又は３
となり、２行３群又は３行２群とすればよく、いずれも
ｋは最小値５となる。
ｋは最小値５となる。
【００３８】［第４実施例］図４のＦＰＧＡでは、論理
セルをアドレス指定するための配線数が図３の場合の２
倍になり、また、図２のアンドゲート１８を４入力にす
る必要があるので、構成が複雑になる。この構成を簡単
化するために、第４実施例では、ＦＰＧＡの行アドレス
指定部を図５に示す如く構成している。
セルをアドレス指定するための配線数が図３の場合の２
倍になり、また、図２のアンドゲート１８を４入力にす
る必要があるので、構成が複雑になる。この構成を簡単
化するために、第４実施例では、ＦＰＧＡの行アドレス
指定部を図５に示す如く構成している。
【００３９】この行アドレス指定部は、不図示の１６行
の論理セルアレイに対するものであり、論理セルを４行
づつの４群に分割し、群をシフトレジスタ２０Ｃで選択
し、群内の行をシフトレジスタ２０Ｂで選択する構成と
なっている。群と行のデータはアンドゲートに供給さ
れ、アンドゲートの出力端が行選択線Ｙ１〜Ｙ１６に接
続されている。
の論理セルアレイに対するものであり、論理セルを４行
づつの４群に分割し、群をシフトレジスタ２０Ｃで選択
し、群内の行をシフトレジスタ２０Ｂで選択する構成と
なっている。群と行のデータはアンドゲートに供給さ
れ、アンドゲートの出力端が行選択線Ｙ１〜Ｙ１６に接
続されている。
【００４０】例えば第２群第３行の行選択線Ｙ７を
‘１’にする場合には、シフトレジスタ２０Ｃに第２群
のアドレス‘０１００’を設定し、シフトレジスタ２０
Ｂに第３行のアドレス‘００１０’を設定すればよい。
列アドレスについても上記同様である。このようにすれ
ば、図４の論理セルアレイ１０Ｂの代わりに図３の論理
セルアレイ１０Ａを用いることができ、ＦＰＧＡの構成
が簡単となる。
‘１’にする場合には、シフトレジスタ２０Ｃに第２群
のアドレス‘０１００’を設定し、シフトレジスタ２０
Ｂに第３行のアドレス‘００１０’を設定すればよい。
列アドレスについても上記同様である。このようにすれ
ば、図４の論理セルアレイ１０Ｂの代わりに図３の論理
セルアレイ１０Ａを用いることができ、ＦＰＧＡの構成
が簡単となる。
【００４１】［第５実施例］図６は、上記第４実施例よ
りもさらに構成を簡単化した第５実施例のＦＰＧＡの概
略構成を示す。このＦＰＧＡでは、シフトレジスタ２
０、２０Ａ、３０及び３０Ａの並列出力段が、ワイアー
ドアンドロジックが可能な構成となっている。これによ
り、図４の行選択線Ｙ１とＹ１Ａ、行選択線Ｙ２とＹ２
Ａ、列選択線Ｘ１とＸ１Ａ及び列選択線Ｘ２とＸ２Ａを
それぞれ１つにした構成とすることができる。
りもさらに構成を簡単化した第５実施例のＦＰＧＡの概
略構成を示す。このＦＰＧＡでは、シフトレジスタ２
０、２０Ａ、３０及び３０Ａの並列出力段が、ワイアー
ドアンドロジックが可能な構成となっている。これによ
り、図４の行選択線Ｙ１とＹ１Ａ、行選択線Ｙ２とＹ２
Ａ、列選択線Ｘ１とＸ１Ａ及び列選択線Ｘ２とＸ２Ａを
それぞれ１つにした構成とすることができる。
【００４２】［第６実施例］図７は、図６の構成に第２
実施例の考え方を適用した、第６実施例のＦＰＧＡの概
略構成を示す。このＦＰＧＡでは、シフトレジスタ２
０、３０、Ｄフリップフロップ４０、シフトレジスタ２
０Ａ及び３０Ａをこの順に縦続接続して１つのシフトレ
ジスタとし、これらのクロック入力端を共通に接続し
て、アドレス設定回路に対する外部入力信号を２つにし
ている。
実施例の考え方を適用した、第６実施例のＦＰＧＡの概
略構成を示す。このＦＰＧＡでは、シフトレジスタ２
０、３０、Ｄフリップフロップ４０、シフトレジスタ２
０Ａ及び３０Ａをこの順に縦続接続して１つのシフトレ
ジスタとし、これらのクロック入力端を共通に接続し
て、アドレス設定回路に対する外部入力信号を２つにし
ている。
【００４３】前記縦続接続に関しては、次の点に注意す
る必要がある。例えばＤフリップフロップ２２の出力端
は行選択線Ｙ２を介しＤフリップフロップ２１Ａの出力
端とワイヤードアンド結線されているので、Ｄフリップ
フロップ２２の出力値はＤフリップフロップ２１Ａの出
力値に影響される。そこで、少なくともＤフリップフロ
ップ２２、２２Ａ及び３２の各々については、互いに独
立な２出力を有する構成とし、その一方をワイヤードア
ンド結線に用い、他方をシフトレジスタの構成に用いて
いる。
る必要がある。例えばＤフリップフロップ２２の出力端
は行選択線Ｙ２を介しＤフリップフロップ２１Ａの出力
端とワイヤードアンド結線されているので、Ｄフリップ
フロップ２２の出力値はＤフリップフロップ２１Ａの出
力値に影響される。そこで、少なくともＤフリップフロ
ップ２２、２２Ａ及び３２の各々については、互いに独
立な２出力を有する構成とし、その一方をワイヤードア
ンド結線に用い、他方をシフトレジスタの構成に用いて
いる。
【００４４】［第７実施例］図８は、本発明の第７実施
例のＦＰＧＡの概略構成を示す。図２のゲート１７の出
力端が他の論理セルのそれとワイヤードロジック結線で
ない場合には、アドレス設定途中で２以上の論理セルが
選択されて出力が衝突し、問題となる。
例のＦＰＧＡの概略構成を示す。図２のゲート１７の出
力端が他の論理セルのそれとワイヤードロジック結線で
ない場合には、アドレス設定途中で２以上の論理セルが
選択されて出力が衝突し、問題となる。
【００４５】そこで、図７のシフトレジスタ２０、２０
Ａ、３０及び３０Ａの代わりにそれぞれ、並列データ出
力ゲート付のシフトレジスタ６０、６０Ａ、７０及び７
０Ａを用いている。これらシフトレジスタの各ビットは
いずれも同一構成であり、シフトレジスタ６０のビット
６１の構成を図９（Ｂ）に示す。ビット６１は、Ｄフリ
ップフロップ６１ａの出力端Ｑをアンドゲート６１ｂの
一方の入力端に接続し、アンドゲート６１ｂの他方の入
力端の制御信号Ｇが‘１’のときＤフリップフロップ６
１ａの出力がアンドゲート６１ｂから取り出されて有効
になるようにしている。
Ａ、３０及び３０Ａの代わりにそれぞれ、並列データ出
力ゲート付のシフトレジスタ６０、６０Ａ、７０及び７
０Ａを用いている。これらシフトレジスタの各ビットは
いずれも同一構成であり、シフトレジスタ６０のビット
６１の構成を図９（Ｂ）に示す。ビット６１は、Ｄフリ
ップフロップ６１ａの出力端Ｑをアンドゲート６１ｂの
一方の入力端に接続し、アンドゲート６１ｂの他方の入
力端の制御信号Ｇが‘１’のときＤフリップフロップ６
１ａの出力がアンドゲート６１ｂから取り出されて有効
になるようにしている。
【００４６】図７において、縦続接続されたＤフリップ
フロップ２１、２２、３１、３２、４０、２２Ａ、２１
Ａ、３２Ａ及び３１Ａからなる１つのシフトレジスタの
アドレス設定完了時の値は、例えば‘０１１０１０１０
１’のように、‘１’が最大２個連続する場合がある。
もし、‘１’が連続しなければ、直列アドレスの最後に
２以上連続する‘１’を付加し、これを判定する回路を
設けることにより、アドレス設定完了を判定でき、この
判定後にシフトレジスタの並列出力ゲートを開くように
することができる。また、このようにすれば、アドレス
ビット数を計数するカウンタ及び計数値一致検出回路を
設けるよりも構成が簡単となり、かつ、アドレスビット
数によらず判定回路を同一構成とすることができる。
フロップ２１、２２、３１、３２、４０、２２Ａ、２１
Ａ、３２Ａ及び３１Ａからなる１つのシフトレジスタの
アドレス設定完了時の値は、例えば‘０１１０１０１０
１’のように、‘１’が最大２個連続する場合がある。
もし、‘１’が連続しなければ、直列アドレスの最後に
２以上連続する‘１’を付加し、これを判定する回路を
設けることにより、アドレス設定完了を判定でき、この
判定後にシフトレジスタの並列出力ゲートを開くように
することができる。また、このようにすれば、アドレス
ビット数を計数するカウンタ及び計数値一致検出回路を
設けるよりも構成が簡単となり、かつ、アドレスビット
数によらず判定回路を同一構成とすることができる。
【００４７】そこで、図８において、シフトレジスタ６
０と７０との間、シフトレジスタ７０とＤフリップフロ
ップ８０との間、Ｄフリップフロップ８０とシフトレジ
スタ６０Ａとの間、シフトレジスタ６０Ａと７０Ａとの
間にそれぞれ、Ｄフリップフロップ１０１、１０２、１
０３及び１０４を縦続接続し、アドレス設定完了後にＤ
フリップフロップ７１〜７３にダミーの‘０’が設定さ
れるようにする。このようにすれば、アドレス設定途中
及び完了時に‘１’が２個以上連続することはない。
０と７０との間、シフトレジスタ７０とＤフリップフロ
ップ８０との間、Ｄフリップフロップ８０とシフトレジ
スタ６０Ａとの間、シフトレジスタ６０Ａと７０Ａとの
間にそれぞれ、Ｄフリップフロップ１０１、１０２、１
０３及び１０４を縦続接続し、アドレス設定完了後にＤ
フリップフロップ７１〜７３にダミーの‘０’が設定さ
れるようにする。このようにすれば、アドレス設定途中
及び完了時に‘１’が２個以上連続することはない。
【００４８】また、シフトレジスタ６０の前段にアドレ
ス設定完了判定回路９０を接続している。この回路９０
の構成例を図９（Ａ）に示す。回路９０は、Ｄフリップ
フロップ９１〜９３が縦続接続され、これらの出力が論
理ゲート９４の入力端に供給され、論理ゲート９４の出
力及びＤフリップフロップ９３の出力がそれぞれＧ及び
アドレスＤＩ１として図９（Ｂ）の出力ゲート付Ｄフリ
ップフロップ６１に供給される。例えば論理ゲート９４
が３入力アンドゲートと、その１入力端にインバータが
接続された構成であって、Ｄフリップフロップ９１〜９
３の出力が‘１１０’となったときに、Ｇが‘１’とな
ってアドレス設定が完了したと判定され、データ線Ｓか
ら取り出されるデータＤＯが有効になる。
ス設定完了判定回路９０を接続している。この回路９０
の構成例を図９（Ａ）に示す。回路９０は、Ｄフリップ
フロップ９１〜９３が縦続接続され、これらの出力が論
理ゲート９４の入力端に供給され、論理ゲート９４の出
力及びＤフリップフロップ９３の出力がそれぞれＧ及び
アドレスＤＩ１として図９（Ｂ）の出力ゲート付Ｄフリ
ップフロップ６１に供給される。例えば論理ゲート９４
が３入力アンドゲートと、その１入力端にインバータが
接続された構成であって、Ｄフリップフロップ９１〜９
３の出力が‘１１０’となったときに、Ｇが‘１’とな
ってアドレス設定が完了したと判定され、データ線Ｓか
ら取り出されるデータＤＯが有効になる。
【００４９】なお、本発明には外にも種々の変形例が含
まれる。例えば図８において、１つのシフトレジスタを
構成する際のシフトレジスタ６０、６０Ａ、７０、７０
Ａ及びＤフリップフロップ８０の縦続接続順は任意でよ
い。
まれる。例えば図８において、１つのシフトレジスタを
構成する際のシフトレジスタ６０、６０Ａ、７０、７０
Ａ及びＤフリップフロップ８０の縦続接続順は任意でよ
い。
【００５０】論理セルの出力が１つであって、例えば図
１のＤフリップフロップ４０が無い構成であってもよ
い。
１のＤフリップフロップ４０が無い構成であってもよ
い。
【００５１】さらに、本発明はＦＰＧＡに限定されず、
複数の部分論理回路に区分けされ且つ本発明のデバッグ
機能を備えた各種半導体集積回路に適用可能である。
複数の部分論理回路に区分けされ且つ本発明のデバッグ
機能を備えた各種半導体集積回路に適用可能である。
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【図１】本発明の第１実施例のＦＰＧＡの概略構成図で
ある。
ある。
【図２】図１中の論理セルの概略構成図である。
【図３】本発明の第２実施例のＦＰＧＡの概略構成図で
ある。
ある。
【図４】本発明の第３実施例のＦＰＧＡの概略構成図で
ある。
ある。
【図５】本発明の第４実施例のＦＰＧＡの行アドレス指
定部構成図である。
定部構成図である。
【図６】本発明の第５実施例のＦＰＧＡの概略構成図で
ある。
ある。
【図７】本発明の第６実施例のＦＰＧＡの概略構成図で
ある。
ある。
【図８】本発明の第７実施例のＦＰＧＡの概略構成図で
ある。
ある。
【図９】図８中のアドレス設定完了判定回路及びアドレ
ス設定回路の１ビットの構成例を示す図である。
ス設定回路の１ビットの構成例を示す図である。
１０、１０Ａ〜１０Ｃ 論理セルアレイ
１５、１６ セレクタ
１７ ゲート
１８ アンドゲート
２０、２０Ａ〜２０Ｃ、３０、５０、６０、７０ シフ
トレジスタ ２１〜２４、３１〜３４、４０、６１、６２、７１、７
２、８０、９１〜９３Ｄフリップフロップ ９０ アドレス設定完了判定回路 ９４ 論理ゲート Ｃ１１〜Ｃ４４ 論理セルアレイ ＳＷ１１〜ＳＷ２２ スイッチボックス Ｘ１〜Ｘ４ 行選択線 Ｙ１〜Ｙ４ 列選択線 Ｓ１〜Ｓ３ 制御入力端 Ｐ、Ｏ データ出力端 Ｉ データ入力端 Ｚ 出力選択線 Ｓ データ線
トレジスタ ２１〜２４、３１〜３４、４０、６１、６２、７１、７
２、８０、９１〜９３Ｄフリップフロップ ９０ アドレス設定完了判定回路 ９４ 論理ゲート Ｃ１１〜Ｃ４４ 論理セルアレイ ＳＷ１１〜ＳＷ２２ スイッチボックス Ｘ１〜Ｘ４ 行選択線 Ｙ１〜Ｙ４ 列選択線 Ｓ１〜Ｓ３ 制御入力端 Ｐ、Ｏ データ出力端 Ｉ データ入力端 Ｚ 出力選択線 Ｓ データ線
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 11/22 - 11/28
G01R 31/28
H03K 19/177
Claims (6)
- 【請求項１】 論理セルが実質的にｍ行ｎ列（ｍ及びｎ
は２以上の整数）配置された論理セルアレイと、 該論理セルアレイの各論理セルに行選択信号及び列選択
信号を供給するゲート選択回路と、 を有し、該論理セルアレイの各論理セルは、 該行選択信号が供給される行選択信号入力端と、 該列選択信号が供給される列選択信号入力端と、 該行選択信号及び列選択信号をデコードして制御信号を
生成するデコーダと、 制御入力端に供給される該制御信号により第１端と第２
端の間が開閉され、該第１端が該論理セルの信号出力端
に接続されたゲートと、 該ゲートの第２端に接続された試験用出力端と、 を有し、該論理セルアレイの全ての論理セルの試験用出
力端は共通の信号線に接続され、 該ゲート選択回路は第１及び第２のシフトレジスタを有
し、該行選択信号は該第１のシフトレジスタの並列出力
であり、該列選択信号は該第２のシフトレジスタの並列
出力であることを特徴とする半導体集積回路。 - 【請求項２】 前記論理セルアレイの各論理セルは、 複数の論理回路と、 該複数の論理回路の出力の１つを選択して前記第１端に
供給するセレクタと、 をさらに有し、該第１端が該セレクタを介し該論理セル
の前記信号出力端に接続されていることを特徴とする請
求項１記載の半導体集積回路。 - 【請求項３】 前記セレクタを選択制御する回路をさら
に有することを特徴とする請求項２記載の半導体集積回
路。 - 【請求項４】 前記ｍ行ｎ列の論理セルが接続された回
路の機能を可変にするために該ｍ行ｎ列の論理セルの間
に接続され内部接続がプログラムで可変である回路をさ
らに有することを特徴とする請求項１乃至３のいずれか
１つに記載の半導体集積回路。 - 【請求項５】 前記第１のシフトレジスタと前記第２の
シフトレジスタとが 縦続接続されていることを特徴とす
る請求項１乃至４のいずれか１つに記載の半導体集積回
路。 - 【請求項６】 前記第１のシフトレジスタと前記第２の
シフトレジスタとの間に縦続接続されたフリップフロッ
プをさらに有することを特徴とする請求項１乃至５のい
ずれか１つに記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22704894A JP3430231B2 (ja) | 1994-09-21 | 1994-09-21 | 論理セル及びこれを用いた半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22704894A JP3430231B2 (ja) | 1994-09-21 | 1994-09-21 | 論理セル及びこれを用いた半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0895818A JPH0895818A (ja) | 1996-04-12 |
| JP3430231B2 true JP3430231B2 (ja) | 2003-07-28 |
Family
ID=16854717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22704894A Expired - Fee Related JP3430231B2 (ja) | 1994-09-21 | 1994-09-21 | 論理セル及びこれを用いた半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3430231B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5442522B2 (ja) * | 2010-04-12 | 2014-03-12 | 株式会社メガチップス | 半導体集積回路のテスト回路 |
| CN103534950B (zh) * | 2011-05-16 | 2017-07-04 | 株式会社半导体能源研究所 | 可编程逻辑装置 |
| US8779799B2 (en) | 2011-05-19 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit |
| US9762246B2 (en) | 2011-05-20 | 2017-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with a storage circuit having an oxide semiconductor |
| US9830964B2 (en) * | 2012-09-10 | 2017-11-28 | Texas Instruments Incorporated | Non-volatile array wakeup and backup sequencing control |
| WO2016121038A1 (ja) | 2015-01-28 | 2016-08-04 | 三菱電機株式会社 | インテリジェント機能ユニット及びプログラマブルロジックコントローラシステム |
| CN110456251A (zh) * | 2018-05-07 | 2019-11-15 | 格科微电子（上海）有限公司 | 图像传感器芯片的阵列式测试方法 |
-
1994
- 1994-09-21 JP JP22704894A patent/JP3430231B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0895818A (ja) | 1996-04-12 |
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