JPH09238069A - プログラム可能論理装置 - Google Patents

Abstract

(57)【要約】 【課題】フィールド・プログラム可能なゲート・アレイ
を構成する時間を短縮させる方法および該方法を実施す
るために必要とされる物理空間を最小限にとどめる装置
を提供する。 【解決手段】複数のブロックの形態に構成される複数の
プログラム可能論理素子を含むプログラム可能論理装置
が提供される。各ブロックは、プログラム可能論理素子
の複数のユニークなサブセットを含む。データ・バスが
ブロックの各々に延びる。各ブロックに対して独立した
アドレス回路が備えられる。各ブロックのブロック・イ
ネーブル線に接続されたセレクタ回路を使用して、ブロ
ック・イネーブル線がオンの時、選択されたブロックの
アドレス回路が多重チャネル直列データ・バスのチャネ
ルの１つから複数のプログラム可能論理素子へデータを
転送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的にはフィー
ルド・プログラム可能なゲート・アレイ(すなわちＦＰ
ＧＡ)を含むプログラム可能論理装置に関するもので、
特に、ＦＰＧＡをプログラムまたは構成するために使用
するデータストリームをロードする機能を持つＦＰＧＡ
制御回路を実施するために必要とされる空間量を減少さ
せる装置および方法に関するものである。

【０００２】

【従来の技術】プログラム可能論理装置(Programmable
Logic Deviceの頭文字をとって以下ＰＬＤと略称する場
合がある)は、プログラム可能論理アレイ(Programmable
LogicArrayの頭文字をとって以下ＰＬＡと略称する場
合がある)、フィールド・プログラム可能な(すなわち設
置場所でプログラム可能な)ゲート・アレイ(Field Prog
rammable Gate Arrayの頭文字をとって以下ＦＰＧＡと
略称する場合がある)およびそれらと同等な機構を含
む。ＰＬＤにおいては、それ自身プログラム可能な複数
の論理素子が、構成可能な接続機構を使用して、相互に
接続され、あるいはまた入出力ポートに接続される。所
望の回路を実現するため、ＰＬＤは、どのような接続が
行われるべきか、また、どのような論理が論理素子の各
々によって実施されるべきかということに関する情報を
与えられなければならない。これは、各ビットが２進値
によって表現され、順序づけて配列されたデータストリ
ームである「構成データストリーム」を、ＰＬＤ上に形
成される「構成信号線」に適応することによって達成さ
れる。

【０００３】構成データストリームを使用して、ＰＬＤ
内部の個々のスイッチが所望の状態(すなわちオンまた
はオフ)にプログラムされる。これらのスイッチは、パ
ス・トランジスタ、反ヒューズ(antifuse)接続点、ヒュ
ーズ接続点またはその他の同等のスイッチ実施形態を制
御するＳＲＡＭセルを使用して実施されることができ
る。プログラム可能スイッチを使用して、ＰＬＤの構成
可能な経路指定および論理機能が制御される。加えて、
スイッチは、ＦＰＧＡ内にＲＡＭ参照テーブルを形成し
て組合せ回路を実施することもある。

【０００４】典型的なＰＬＤは、構成可能なデータスト
リームを受け取り保持する数百のプログラム可能なスイ
ッチを含む。ＰＬＤ論理能力が増大し、プログラム可能
なスイッチの数が増加する傾向が続いている。一部の装
置は、ＰＬＤ当たり数千から数万のスイッチを用いる。
これらのスイッチは、各スイッチが列および行のアドレ
スによってユニークに識別される大規模なアドレス可能
メモリ・システムに論理的には類似している。

【０００５】従来技術のＰＬＤにおいては、スイッチの
すべては、単一のアレイとして配列されている。スイッ
チの各列に関する１ビットを含む長いシフト・レジスタ
が、特定の行に関する構成データを保持するために使用
される。第２の長いシフト・レジスタが、第１のシフト
・レジスタのデータがアレイのどの行にロードされるべ
きかを示す情報をロードするために使用される。一旦両
方のレジスタがロードされると、選択された行のプログ
ラム可能なスイッチに第１のシフト・レジスタのデータ
を転送することを可能にすることによって、ある１つの
選択された行におけるすべてのスイッチを同時にプログ
ラムすることができる。

【０００６】従来技術のシステムにおいて、アドレス信
号線(複数)が、スイッチのアレイ全体にわたって第１お
よび第２のシフト・レジスタから延伸されなければなら
ない。また、両方の長いシフト・レジスタの各ビットが
機能しなければならず、さもなければ構成データをＰＬ
Ｄにロードすることは可能でない。いかなる長いアドレ
ス信号線における故障も後方または前方の他の装置へ伝
播し、チップ全体を機能不全にさせる可能性がある。

【０００７】高密度ＰＬＤ設計において、ＰＬＤを構成
するために使用される制御回路に必要な物理的空間を最
小にすることが望まれる。制御回路に必要な空間を最小
限にとどめることによって、一層多数のプログラム可能
素子を装置に付加してその機能性を増加させることがで
きる。それと共に、データ・スループットを最大にする
ことも望まれる。特に、装置が検査され特性づけが行わ
れる時、可能な限り多くの回路の機能性を検査するため
広範囲のデータストリームを適用することが必要とされ
る。

【０００８】従来技術の第１の解決策は、構成データを
ＰＬＤにおけるスイッチ・アレイに適用する単一の直列
インターフェースを備えることである。これは、ただ１
つの直列データ線だけを装置にはりめぐらせればよいの
で、必要な空間を最小にするという利点を持つ。しかし
ながら、直列インターフェースは大規模なＰＬＤについ
てはあまりにも遅い。

【０００９】第２の従来技術の解決策は、構成データを
持つ多くの信号線を受け取る並列外部インタフェースを
使用することである。並列構成データが、並列直列変換
器によってＰＬＤ内で直列形式に変換される。この解決
策は、スループットを向上させたが、回路およびインタ
ーフェースの複雑性を増加させた。また、並列直列変換
器回路がＰＬＤ内部に構成されるため、なにがしかの空
間が犠牲にされた。

【００１０】１９９５年２月２８日付でBritton氏等に
付与された米国特許第5,394,031号には、データを並列
的にシフト・レジスタにロードすることを可能にするこ
とによってＦＰＧＡを構成するために要求される時間量
を減少させる方法が記載されている。シフト・レジスタ
は、クロック・サイクル当たり複数のビットをシフトす
るように構成される。この解決策は、上述の第２番目の
解決策に類似しているが、並列直列変換を実行するため
にチップ搭載シフト・レジスタを使用する。

【００１１】

【発明が解決しようとする課題】このように、ＦＰＧＡ
を構成するための所要時間を短縮させる方法および該方
法を実施するために必要とされる物理的空間を最小限に
とどめる装置が求められている。

【００１２】

【課題を解決するための手段】上記発明の課題を解決す
るため、本発明は、複数の直列構成データストリームを
同時に受け取る複数の直列チャネルを含む外部インタフ
ェースを有するプログラム可能な論理装置(すなわちＰ
ＬＤ)を提供する。該ＰＬＤは、論理ブロックの形態に
構成される複数のプログラム可能な論理素子あるいはタ
イルを含む。各論理ブロックは、プログラム可能な論理
素子あるいはタイルの複数のユニークなサブセットを含
む。多重チャネル直列データ・バスがブロックの各々へ
延びる。オプションとして、ＰＬＤのプログラム可能ブ
ロックが複数セットのブロックに構成され、セレクタ回
路が、多重チャンネル直列データ・バスの経路をブロッ
クの複数セットのうちの選択されたセットへ指定する。
本発明に従って、複数の論理ブロックが、多重チャネル
直列データ・バスに同時に接続され、ユニークな構成デ
ータストリームが同時に受け取られる。

【００１３】本発明は、また、複数の記憶装置を持つプ
ログラム可能論理装置(すなわちＰＬＤ)にロードする方
法を提供する。複数の記憶装置は論理ブロックに構成さ
れる。ＰＬＤの複数の論理ブロックは、同時に実行可能
とされる(すなわちイネーブルされる)。イネーブルされ
た論理ブロックの各々は、直列構成データストリームを
それぞれが提供するユニークなデータ・チャネルに同時
に接続される。イネーブルされた複数ブロックの範囲内
で選択された記憶装置がアドレス指定される。直列構成
データストリームの一部が、アドレス指定された記憶装
置にロードされる。

【００１４】本発明は、その１つの局面において、発明
の課題を解決する手段として、外部ソースから複数の直
列構成データ・チャネルを受け取る少くとも１つの制御
データ・ポート、制御データ・ポートから転送される複
数の構成データ・チャネルの経路を指定する制御バス、
複数のプログラム可能ブロック、各プログラム可能ブロ
ックの範囲内に位置し構成データを受け取り記憶する複
数の記憶装置、および、各プログラム可能ブロックの範
囲内に位置し制御バスの１つのチャネルに接続しかつア
ドレス線を介して記憶装置の各々に接続するアドレス回
路を備えるプログラム可能論理装置を含む。

【００１５】

【発明の実施の形態】１. 概要 図１は、本発明に従うＰＬＤ１００の１つの実施形態を
示す。ＰＬＤ１００は、制御論理回路１０１および複数
の本質的に全く同一の論理ブロック１０２を含む。制御
論理回路１０１は、クロック生成のような一般的制御機
能およびＩ／Ｏポート１０５を通してＰＬＤ１００と外
部装置の間の通信を実行する機能を果たす。本発明に従
う制御論理回路１０１は、論理ブロック１０２に対して
少くとも３種類の出力を提供する。データ・バス１０３
ａ、データ・バス１０３ｂおよびデータ・バス１０３ｃ
は、各々論理ブロック１０２を構成するために使用され
るデータを搬送する複数の配線を含む。クロック・バス
１０４は、クロック情報を搬送し、論理ブロック１０２
に対しクロック信号を提供する１つまたは複数の配線を
含む。イネーブル・バス１０６は、論理ブロック１０２
が個々にアドレス指定されることを可能にするイネーブ
ル・データを論理ブロック１０２の各々に与える。

【００１６】論理ブロック１０２が本質的に同一である
が、電気的には本質的に独立しているということは本発
明の重要な特徴である。電気的に本質的に独立している
ということは、複数ブロック１０２の１つのブロックが
故障したとしても、残りの論理ブロックは依然として構
成可能で正常に機能するということを意味する。この点
を実現するため、故障した論理ブロック１０２は、デー
タ・バス１０３ａないし１０３ｃ、クロック・バス１０
４またはイネーブル・バス１０６を電気的にロードしな
い。

【００１７】論理ブロック１０２の各々は、複数のプロ
グラム可能な論理素子(図示されていない)および素子を
相互接続させるプログラム可能な相互接続機構(図示さ
れてない)を備える。プログラム可能な論理素子および
プログラム可能な相互接続機構は、例えば(図７に示さ
れているＳＲＡＭセル７０１のような)ＳＲＡＭセルの
複数の記憶装置を含む。プログラム可能な素子従って記
憶装置は、記憶装置の各々がユニークな行および列アド
レスによって識別され得るようなアレイ形態で配列され
る。この意味において、スイッチのアレイは記憶アレイ
に類似している。

【００１８】従来技術においては、論理ブロック１０２
は、単一のアレイのスイッチとして構成された。対照的
に、本発明の論理ブロック１０２の各々はチップ全体に
比較して極めて小さく、互いに同一であるが独立してい
る。従って、本発明に従えば、プログラム可能な論理ブ
ロック１０２の各々は、複線データ・バス１０３ａ−１
０３ｃから単一の線を受け取ることによって同時に構成
することができる。

【００１９】図２は、本発明に従うＰＬＤ１００の代替
実施形態を示す。図２において、論理ブロック１０２
は、便宜的にブロック０からブロックｎまで符号が付け
られている。多重チャネル・データ・バス１０３ａ−１
０３ｃのデータ経路の詳細を示すため、ブロック０から
ブロックｎまでの各論理ブロックに接続される(図１に
示されるような)クロック・バス１０４およびイネーブ
ル・バス１０６は図２には示されていない。図２に示さ
れているように、論理ブロック１０２は、点線で囲ま
れ、セット０、セット１およびセット２と符号付けされ
た３つのセットに配列されている。各セットは、ブロッ
ク０からブロックｎまでの(ｎ＋１)個の論理ブロック１
０２を含む。いかなる数の論理ブロック・セットを備え
ることができるし、各セット内にいかなる数の論理ブロ
ック１０２を備えることもできる。各セットが同一数
(ｎ＋１)の論理ブロック１０２を持つという意味におい
て、各セットは、好ましくは、内容的には本質的に同一
である。

【００２０】セット０のブロック０からブロックｎは、
多重チャネル・データ・バス１０３ａに接続される。セ
ット１のブロック０からブロックｎは、多重チャネル・
データ・バス１０３ｂに接続される。セット２のブロッ
ク０からブロックｎは、多重チャネル・データ・バス１
０３ｃに接続される。各多重チャネル・データ・バス１
０３ａ、１０３ｂおよび１０３ｃは、多重チャネル・デ
ータ・バス２０１を経由して制御論理回路１０１へ接続
される。セレクタ回路２０４が、データ・バス１０３
ａ、データ・バス１０３ｂまたはデータ・バス１０３ｃ
のどれをデータ・バス２０１に接続するかを選択する機
能を果たす。

【００２１】図１に例示されているように、セット０の
ブロック１０２の各々は、現在、複線データ・バス１０
３ａに単線で接続されている。このような形態で、ブロ
ック０からブロックｎまでの各ブロックは、多重チャネ
ル・データバス１０３ａの個別に独立したチャネルに接
続される。従って、各ブロック１０２に、それぞれ独立
してかつ並列的に高いスループットで構成データをロー
ドすることができる。

【００２２】セレクタ２０４が必要でないような単一セ
ットの論理ブロック１０２でＰＬＤ１００を構成するこ
とが可能である点は理解されるべきであろう。また、セ
レクタ２０４と同等のセレクタを使用して、選択された
論理ブロック・セットへクロック・バス１０４およびイ
ネーブル・データ１０６を送信することは可能である。
これらは、特定の応用分野の必要性に対応する設計選択
にかかわる事柄である。

【００２３】２. ブロック・セレクタ回路 図３は、本発明に従うブロック・セレクタ回路を示す。
データ線２０１は、双方向ｎビット・バッファ２０２を
経由して直接あるいは間接的に(図２に示されている)Ｉ
／Ｏポート１０５に接続される。双方向バッファ２０２
は、データ・ビットを記憶し、条件を整え、同期させ
る。受け取る並列ビット数(ｎ)は、少なくとも２であ
り、Ｉ／Ｏポート１０５におけるデータ線の数と同じに
することができる。データ・バス２０１は双方向性であ
って、双方向バッファ２０２からデータを受け取るかま
たは双方向バッファ２０２へデータを入力することがで
きる。

【００２４】セレクタ２０４は、上述のようにデータ・
バス２０１へ接続している。セレクタ２０４は、多重チ
ャネル・データ・バス１０３ａ、１０３ｂまたは１０３
ｃをそれぞれ使用して、セット０、セット１またはセッ
ト２のプログラム可能ブロックのｎ＋１本の線へｎ＋１
本のデータ・バス２０１を向かわせる。各セットは、図
２に示されるように、ｎ＋１個のブロックを含む。内部
データ・バス１０３のデータ線の数が例えば８であると
仮定すれば、セレクタ２０４は、ブロック・セット０に
おけるブロック０からブロック７までの８本のデータ線
を制御する。１本のデータ線がブロック０へ接続し別の
１本がブロック１へ接続する。残りの６本のデータ線が
同様にそれぞれのブロックへ接続する。従って、ブロッ
ク１０２は各データ線を独立したチャネルとして使用し
て並列的にロードされる。このように、各ブロックは独
立して構成することができるが、複数ブロックを同時に
構成することができるので、プログラムに要する時間は
減少する。このことによって、セグメント化されたブロ
ック・アーキテクチャを含む本発明の特徴を達成しなが
ら、本発明に従うＰＬＤ１００以外には備えることがで
きない広い幅のデータ・バスの長所を全面的に活用する
ことができる。

【００２５】本発明の別の局面において、論理ブロック
のセット０、セット１およびセット２の各々が、図３に
示されるように、マルチプレクサ２０５に接続される。
マルチプレクサ２０５は、論理ブロック１０２の１つか
ら到来するデータを選択して、そのデータをデータ・バ
ス２０１へ戻すことができる。このようにして、論理ブ
ロック１０２にロードされたデータを、評価または確認
のため、マルチプレクサ２０５を介して、双方向バッフ
ァ２０２を通して外部回路へ送ることができる。内部デ
ータ・バス２０１のこのような双方向性の使用によっ
て、必要な配線数を減少させ、図１の制御回路の機能性
を高めることができる。

【００２６】本発明に従って実施できるもう１つの機構
は、論理ブロックのセット０、セット１およびセット１
を図３のマルチプレクサ２０６へ接続させることであ
る。マルチプレクサ２０６は、論理ブロック１０２の１
つのセットを選択して、選択されたセットをエラー検出
論理回路２０７へ接続する。エラー検出論理回路２０７
は、また、多重チャネル・データ・バス２０１に接続さ
れる。このようにして、データ・バス２０１を通してデ
ータが１つまたは複数の論理ブロックにロードされる
時、該データは論理ブロックから取り出され、エラー検
出論理回路２０７へ送られる。エラー検出論理回路２０
７は、ブロック１０２へ実際にロードされたデータを、
データ・バス２０１からロードされる基準データと比較
する機能を持つ。プログラム可能論理ブロックへロード
されたデータに相違がある場合は、エラー信号が生成さ
れる。エラー信号の生成と共に、不具合を起こした論理
ブロックはマルチプレクサ２０５を通して出力されるデ
ータを使用して更に分析されるか、または、不具合を起
こした論理ブロックがこれ以上使用されないようにブロ
ック・セレクタによって永久に選択排除される。

【００２７】３. 論理ブロックのアーキテクチャ 図４は、本発明に従った論理ブロック構造の１つの例を
示すブロックである。例示の目的から、ただ１つの論理
ブロック１０２のみが示されているが、図１および図２
に示されている論理ブロック１０２の各々は本質的に同
一である点は理解されるべきである。重要な点である
が、論理ブロック１０２は４種類の入力のみを受け取
る。本発明の好ましい実施形態において、「データ入
力」と標記されている線は、図２に示された内部データ
・バス１０３に接続されている１つまたは複数のデータ
線を含む。具体的には、データ入力線における線の数
は、少なくとも１本で、多重チャネル・データ・バス１
０３における線の数に等しい本数とすることができる。

【００２８】論理ブロック１０２に対するイネーブル入
力は、図２で示されたブロック・セレクタ２０４によっ
て生成される。ビット・クロック(またはデータ・クロ
ック)３０４および行クロック３０５が、制御論理回路
１０１によって生成され、図１に示されたクロック・バ
スを経由して供給される。データ・レジスタ３０２がデ
ータ入力およびビット・クロック３０４に接続される。
データ・クロック３０４から信号を受け取り次第、デー
タ・レジスタ３０２はデータ入力線からデータをロード
する。特定のアーキテクチャに従って、ビット・クロッ
ク３０４の各サイクル毎に１または複数のデータ・ビッ
トがロードされる。

【００２９】同様に、行セレクト・レジスタ３０３がデ
ータ入力線および行クロック３０５に接続する。データ
は、行クロック３０５上のパルスまたは信号に応答して
データ入力線からロードされる。行セレクト・レジスタ
３０３は、使用されるアーキテクチャに従って、一度に
１ビットまたは複数ビットのデータをロードする。

【００３０】プログラム可能ブロック１０２は、複数の
プログラム可能な論理素子またはタイル３０１を含む。
論理素子またはタイル３０１の各々は、プログラム可能
な組合せ論理および連動するプログラム可能相互接続回
路を含む。好ましい実施形態においては、プログラム可
能素子３０１は、行および列のアレイの形態で配列され
る。各プログラム可能素子またはタイル３０１は、組合
せ論理および相互接続をプログラムするために使用され
る多数の記憶装置を含む。１つの特定例の場合、プログ
ラム可能素子３０１の各々は約１００個の記憶装置を含
む。

【００３１】プログラム可能素子アレイ３０１における
記憶装置の各々は、(行セレクト・レジスタ３０３によ
って選択される)その行アドレスおよび(データ・レジス
タ３０２によって選択される)列位置によってプログラ
ム可能論理ブロック１０２の範囲内で個別にアドレス可
能またはユニークに識別可能である。図４に示されてい
るように、データ・アドレス線は、ブロック１０２の範
囲内でデータ・レジスタ３０２から論理素子３０１のす
べてにわたって延伸している。同様に、行セレクト・ア
ドレス線は、ブロック１０２の範囲内で行セレクト・レ
ジスタ３０３から論理素子３０１のすべてにわたって延
伸している。

【００３２】本発明に従う重要な特長は、データ・レジ
スタ３０２および行セレクト・レジスタから延伸するア
ドレス線が、プログラム可能ブロック１０２の物理的な
境界を越えてまたはその外部へ延びる必要がないという
点である。これは、(図１の)ＰＬＤ１００の幅全体にわ
たって延伸しなければならない配線の数を減少させる。
好ましい実施形態において、データ入力線は単線であ
る。このように、(ビット・クロック３０４、行クロッ
ク３０５、データ入力およびイネーブルという)４本の
線だけがプログラム可能ブロック１０２の各々に情報を
送る。従って、これらの４本の線だけを(図１の)ＰＬＤ
１００の幅全体にわたって延伸させればよい。チップ１
００全体に延伸する線の数のこのような減少によって、
信頼性および故障許容度が大幅に向上する。更に、ビッ
ト・クロック３０４および行クロック３０５が多くのプ
ログラム可能論理ブロック１０２の間で共有されている
ことを考慮すれば、本発明がチップ全体に延伸しなけれ
ばならない線の数を大幅に減少させていることが認めら
れる。

【００３３】図５には、図４の論理ブロック１０２ａの
一部が更に詳細に示されている。プログラム可能アレイ
３０１は、行セレクトおよびデータ線によって個別にあ
るいはユニークに識別されるプログラム可能記憶装置ア
レイを含む。データ・レジスタ３０２は、複数の直列に
接続したフリップフロップ回路４０２ａ、４０２ｂおよ
び４０２ｃ等々を含むシフト・レジスタとして構成され
る。データ・レジスタ３０２の長さはどのようなものと
もすることができる。好ましい実施形態において、単一
のデータ線が第１のフリップフロップ回路４０２ａのデ
ータ入力(Ｄ)に接続される。データ・クロック線はフリ
ップフロップ回路４０２ａないし４０２ｃの各々のクロ
ック入力に接続されるが、図では簡略化のためただ１つ
の接続が示されている。イネーブル信号は、フリップフ
ロップ回路４０２ａないし４０２ｃの各々のイネーブル
入力(ＥＮ)に接続している。動作としては、データがデ
ータ・レジスタ３０２にロードされる前に、イネーブル
線がオンにされることによってブロック１０２ａがデー
タ入力可能にされる。従って、ビット・クロック線の各
パルス毎に１ビットの情報がデータ・バッファー３０２
を通してシフトされる。

【００３４】行セレクト・レジスタ３０３は、直列に接
続されたフリップフロップ回路４０３ａないし４０３ｃ
を使用して実施される。行セレクト・レジスタ３０３を
作成するためいかなる数のフリップフロップ回路をも使
用することができる。各フリップフロップ回路は行クロ
ック線に接続したクロック入力を持ち、１つの行セレク
ト・アドレス線を生成する。すべてのフリップフロップ
４０３ａないし４０３ｃはイネーブル線に並列的に接続
する。従って、イネーブル線がオンにされると、データ
・バッファ３０２および行セレクト・レジスタ３０３が
使用可能となる。このイネーブルされたサイクルの間
に、データ・クロック３０４のサイクル毎にデータがデ
ータ線からデータ・レジスタ３０２にロードされる。行
クロック３０５のサイクル毎に、データがデータ線から
順次行セレクト・レジスタ３０３にロードされる。

【００３５】データ・バッファ３０２および行セレクト
・レジスタ３０３がロードされる順序は任意である。デ
ータ・バッファ３０２および行セレクト・レジスタ３０
３のロードの完了とともに、図４のデータ・アドレス線
データ０ないしデータ２上のデータが、行アドレス線行
セレクト０ないし２によってユニークに識別される記憶
素子に記憶される。このように、プログラム可能アレイ
３０１は特定の動作を実行するように構成される。プロ
グラム可能アレイ３０１からのデータ読み取りは、読み
取り書き込み記憶アレイの設計者にとって周知の方法
で、データ・レジスタ３０２および行セレクト・レジス
タを使用して実行される。

【００３６】４. 動作方法 図６は、図４および図５で示されたブロック１０２に入
る４つの信号に関するタイミングを示す。記述の簡略化
のためデータ信号が論理１および論理Ｏが交互に出現す
るように表されてるが、実際のデータストリームは、プ
ログラム可能アレイ３０１において実施されるべき回路
に特別に適合する情報を含むであろうことは理解される
べきである。図４に示されたデータ・クロック３０４
は、データ・レジスタ３０２の幅の各ビット毎に１パル
スを、すなわちデータ・レジスタ３０２を形成するシフ
ト・レジスタ４０２ａないし４０２ｃの各々毎に１パル
スを発する。図６においては、５ビットを持つシフト・
レジスタに関して５パルスが発せられている。実際の回
路では、シフト・レジスタ３０２の幅は数十から数百ビ
ットである。

【００３７】同様に、行クロック３０５は、行セレクト
・レジスタ３０３の長さにおける各ビット毎に１パルス
を出す。８パルスだけが示されているけれども、実際の
回路は数十から数百ビットを持つ行セレクト・レジスタ
を使う。図６に示されているように、データが到着する
前およびデータ・クロック３０４と行クロック３０５が
起動される前に、イネーブル線がオンにされる。図６で
は行クロックがデータ・クロックの前に起動されている
が、データ線上のデータが特定のクロック・サイクルの
間有効である限り、データ・クロック・パルスと行クロ
ック・パルスの順序はどのようでもかまわないことは理
解されるべきである。

【００３８】次に、図７、図８および図９を参照して、
本発明の好ましい動作方法を記述する。図７は、ＳＲＡ
Ｍセル７０１のようなＳＲＡＭセルをプログラムする本
発明の好ましい実施形態において使用される制御線の詳
細を示す。１つのＳＲＡＭセル７０１が図示されている
けれども、図７の制御回路が上述の多数のＳＲＡＭセル
の間で共有される点は理解されなければならない。理解
を容易にするため、上述したクロック線およびブロック
・イネーブル線のような制御回路は図７に含められてい
ないが、そのようなエレメントが実際の回路では上述の
ように使用される点は理解されるべきである。

【００３９】ＳＲＡＭセル７０１は、非反転ビット線７
０３および反転ビット線７０２に接続する１ビット・デ
ータを記憶する。データは、詳細は後述するが、ビット
線７０２および７０３を適切にドライブし、プログラム
可能スイッチを起動させることによってＳＲＡＭセル７
０１に書き込まれる。記憶されたデータ・ビットは、非
反転ビット線７０２に読み取り回路を接続することによ
っＳＲＡＭセル７０１から読み取られる。

【００４０】図７には、データ・レジスタ３０２の(図
５に示された)フリップフロップ回路の１つ４０２ａが
示されている。フリップフロップ回路４０２には、図５
および図６を参照して上述した形態で、１ビットのデー
タがロードされる。図７には、また、行レジスタ３０３
のフリップフロップ回路の１つ４０３ａが示されてい
る。例示の目的のため、ＳＲＡＭセル７０１のどの行が
現在アドレスされている部分であるかを示す論理ＨＩＧ
Ｈ信号をフリップフロップ４０３ａが含むと仮定する。
フリップフロップ４０３ａのＱ出力は、ＡＮＤゲート７
０９の１つの入力に接続される。

【００４１】フリップフロップ４０２ａの非反転Ｑ出力
は、反転回路７０４および書込みトランジスタ７０８を
経由して反転ビット線７０２へ接続される。反転回路７
０４の出力は、また、第２の反転回路７０６および書込
みトランジスタ７０７を経由して非反転ビット線７０３
へ接続される。書込み処理の間、書込み制御線がオンに
され、書込みトランジスタ７０７および７０８が動作可
能にされる。書込み制御線がオンにされた後、有効デー
タがビット線７０２および７０３上に存在する。

【００４２】ワード７１１上の信号をオンにすることに
よって、ビット線７０２および７０３からＳＲＡＭセル
７０１へデータが転送される。ワード線イネーブル制御
信号がＡＮＤゲート７０９の第２のデータ入力に対し発
せられると、フリップフロップ４０３ａによってアドレ
スされる時ワード線７１１は論理ＨＩＧＨになる。この
ようにして、ＳＲＡＭセルの１つの行におけるＳＲＡＭ
セル７０１のすべては同時にそれらのそれぞれのビット
線７０２および７０３に接続される。書込み制御信号お
よびワード線イネーブル信号の相対的タイミングが図８
に示されている。

【００４３】データは、また、好ましくは、ＳＲＡＭセ
ル７０１からフリップフロップ４０２ａへ読み取られる
ことができる。この機能性は、フリップフロップ４０２
ａのＤ入力を読取りトランジスタ７１６を経由してビッ
ト線７０３へ接続することによって提供される。代替実
施形態として、信号極性に関して適切な調整が行われる
限り反転ビット線７０２を使用することも可能である。
読取り動作の間、ワード線７１１上のＨＩＧＨ信号およ
び読取りトランジスタ７１６上の論理ＨＩＧＨ信号をオ
ンにすることによって、ＳＲＡＭセル７１０からフリッ
プフロップ４０２ａへのデータ転送が実行される。

【００４４】オプションとして、該回路は処理性能を向
上させるため事前荷電機能を備える。事前荷電トランジ
スタ７１１は、論理ＨＩＧＨ電源に接続した１つの電流
搬送電極を持つ。事前荷電トランジスタ７１１は各々、
ビット線７０２および７０３の１つに接続されたもう一
方の電流搬送電極を持つ。動作の間、事前荷電信号をオ
ンにすることによって、両方の事前荷電トランジスタ７
１１が通電状態にされビット線７０２および７０３をあ
らかじめ定められた電圧にする。図７に示される例にお
いて、あらかじめ定められた電圧はＶｄｄである。図９
には、また、事前荷電信号と同時にトランジスタ７１６
に適用されることができる読取り信号が示されている。
あらかじめ定められた時間が経過した後、ビット線７０
２および７０３上の電圧は安定し、事前荷電信号がオフ
にされる。その後、ワード線７１１がオンにされ、ビッ
ト線７０２および７０３がＳＲＡＭセル７０１に記憶さ
れたビットによって決定される論理状態にされる。一旦
データがフリップフロップ４０２ａによって捕捉される
と、読取り信号がオフにされ、読取りサイクルが完了す
る。

【００４５】本発明の好ましい実施形態に従った書き込
みおよび読取り動作の上記詳細は完全性のみを考慮して
記述されていて、本発明の教示に対する制約を課するよ
うに意図されていない。ＳＲＡＭセル７０１のようなメ
モリに対するデータの読み書きに関する多くの機能設計
技術は既知である。それらは、本明細書に記述された特
定の方法と同等である。

【００４６】以上、複数の直列構成データストリームを
同時に受け取る複数の直列チャネルを含む外部インタフ
ェースを有するプログラム可能論理装置(ＰＬＤ)が提供
されることを記述した。プログラム可能論理素子または
タイルの複数のユニークなサブセットを各々が含む複数
の論理ブロックの形態で、複数のプログラム可能論理素
子またはタイルが構成される。多重チャネル直列データ
・バスがブロックの各々に延びる。ブロック・イネーブ
ル線がオンの時選択されたブロックのアドレス回路が多
重チャネル直列データ・バスのチャネルの１つから複数
のプログラム可能論理素子またはタイルへデータを転送
することできるような形態で、セレクタ回路が各ブロッ
クのブロック・イネーブル線に接続される。

【００４７】本発明には、例として次のような実施様態
が含まれる。 （１）外部ソースから複数の直列構成データ・チャネル
を受け取る少くとも１つの制御データ・ポートと、制御
データ・ポートから転送される複数の構成データ・チャ
ネルの経路を指定する制御バスと、複数のプログラム可
能ブロックと、各プログラム可能ブロックの範囲内に位
置し構成データを受け取り記憶する複数の記憶装置と、
各プログラム可能ブロックの範囲内に位置し制御バスの
１つのチャネルに接続しかつアドレス線を介して記憶装
置の各々に接続するアドレス回路と、を備えるプログラ
ム可能論理装置。 （２）プログラム可能ブロックの中の１つの故障が、そ
の他のプログラム可能ブロック、制御バスおよび少くと
も１つの制御データ・ポートのどれにも影響を及ぼさな
い、上記（１）に記載のプログラム可能論理装置。 （３）プログラム可能ブロックの各々に関するアドレス
回路および少なくとも１つのデータ線が、その他のプロ
グラム可能ブロック各々に関するアドレス回路および少
なくとも１つのデータ線と電気的に独立している、上記
（１）に記載のプログラム可能論理装置。 （４）記憶装置がＮ行およびＭ列のアレイとして構成さ
れ、アドレス回路が更に、少くとも１つのデータ線に接
続され、行レジスタからＭ列にわたってのみ延伸する行
線を有するＮビット行レジスタと、少くとも１つのデー
タ線に接続され、列レジスタからＮ行にわたってのみ延
伸する列線を有するＮビット列レジスタと、を備える上
記（１）に記載のプログラム可能論理装置。 （５）行レジスタおよび列レジスタが各々少くとも２つ
のデータ線に接続され、並列的にロードされる、上記
（４）に記載のプログラム可能論理装置。 （６）行レジスタおよび列レジスタが各々ただ１つのデ
ータ線に接続され、直列的にロードされる、上記（５）
に記載のプログラム可能論理装置。

【００４８】（７）複数のプログラム可能な論理ブロッ
クを備え、プログラム可能論理ロジックの各々が、構成
データを受け取り記憶する複数の記憶装置と、プログラ
ム可能論理ブロックを使用可能にする信号を受け取るセ
レクト線と、複数の記憶装置に接続し、構成データを供
給する少なくとも１つのデータ線と、論理ブロックの中
の選択した数の記憶装置を使用可能にして、少くとも１
つのデータ線から構成データを記憶するアドレス回路
と、を含む、プログラム可能論理装置。 （８）アドレス回路が、第１のクロック線と、第２のク
ロック線と、データ線に接続したデータ入力、第１のク
ロック入力、およびセレクト線に接続したイネーブル入
力を有する第１のシフト・レジスタと、第１のシフト・
レジスタの各ビットから延伸してプログラム可能論理ブ
ロックの幅で終わる複数のアドレス線と、データ線に接
続したデータ入力、第２のクロック入力、およびセレク
ト線に接続したイネーブル入力を有する第２のシフト・
レジスタと、第２のシフト・レジスタの各ビットから延
伸してプログラム可能論理ブロックの幅で終わる複数の
データ線と、を備える上記（７）に記載のプログラム可
能論理装置。

【００４９】（９）複数の記憶装置を有するプログラム
可能論理装置に構成データをロードする方法であって、
上記プログラム可能論理装置内の複数の記憶装置が少な
くとも２つのブロックに分散して配置されている記憶装
置の少なくとも１つのブロックをイネーブルさせるステ
ップと、選択された少くとも１つのブロックの範囲内の
選択された記憶装置をアドレス指定するステップと、選
択された記憶装置に構成データストリームの一部をロー
ドするステップと、構成データストリームが使用しつく
されるまで上記イネーブル、アドレス指定およびロード
のステップを反復するステップと、を含む方法。 （１０）アドレス指定のステップが、選択された記憶装
置グループをイネーブルするため構成データストリーム
に行アドレスを与え、構成データストリームに列アドレ
スを与えることを含み、構成データストリームの一部を
ロードするステップが選択された機構装置グループに列
データを転送することを含む、上記（９）に記載の方
法。

【００５０】

【発明の効果】本発明のプログラム可能論理装置によっ
て、設置場所でプログラム可能なゲート・アレイを構成
するために要する時間が短縮し、装置の物理的空間が最
小限にとどめられる。

【図面の簡単な説明】

【図１】本発明に従うプログラム可能論理装置を示すブ
ロック図である。

【図２】本発明に従う別のプログラム可能論理装置を示
すブロック図である。

【図３】本発明に従うブロック・セレクタ回路を示すブ
ロック図である。

【図４】図１のプログラム可能論理装置の論理ブロック
の好ましい実施形態を示すブロック図である。

【図５】図３の論理ブロックの詳細図である。

【図６】本発明の好ましい実施形態のプログラム可能論
理装置を動作させる際のタイミングを示すブロック図で
ある。

【図７】図５の好ましい実施形態の論理ブロックの部分
図である。

【図８】図７の論理ブロックに与えられる制御信号のタ
イミングを示すブロック図である。

【図９】図７の論理ブロックに与えられる制御信号の別
のタイミングを示すブロック図である。

【符号の説明】

１００ プログラム可能論理装置(ＰＬＤ) １０１ 制御論理回路 １０２ 論理ブロック １０３ 多重チャネル・データ・バス １０４ クロック・バス １０５ Ｉ／Ｏポート １０６ イネーブル・データ ２０１ データ・バス ２０２ 双方向ｎ＋１ビット・バッファ ２０４ ブロック・セレクタ ２０５、２０６ マルチプレクサ ２０７ エラー検出回路 ３０１ プログラム可能アレイ ３０２ データ・レジスタ ３０３ 行セレクト・レジスタ ３０４ データ・クロック ３０５ 行クロック ４０２、４０３ フリップフロップ回路 ７０１ ＳＲＡＭセル ７０２ 反転ビット線 ７０３ 非反転ビット線 ７０４、７０６ 反転回路 ７０７、７０８ 書込みトランジスタ ７０９ ＡＮＤゲート ７１１ ワード線 ７１６ 読取りトランジスタ７１６

Claims (1)

【特許請求の範囲】
1. 【請求項１】外部ソースから複数の直列構成データ・チ
   ャネルを受け取る少くとも１つの制御データ・ポート
   と、 制御データ・ポートから転送される複数の構成データ・
   チャネルの経路を指定する制御バスと、 複数のプログラム可能ブロックと、 各プログラム可能ブロックの範囲内に位置し、構成デー
   タを受け取り記憶する複数の記憶装置と、 各プログラム可能ブロックの範囲内に位置し、制御バス
   の１つのチャネルに接続し、かつアドレス線を介して記
   憶装置の各々に接続するアドレス回路と、 を備えるプログラム可能論理装置。