JPH0895818A - デバッグ機能を備えた半導体集積回路 - Google Patents
デバッグ機能を備えた半導体集積回路Info
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- JPH0895818A JPH0895818A JP6227048A JP22704894A JPH0895818A JP H0895818 A JPH0895818 A JP H0895818A JP 6227048 A JP6227048 A JP 6227048A JP 22704894 A JP22704894 A JP 22704894A JP H0895818 A JPH0895818 A JP H0895818A
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Abstract
(57)【要約】
【目的】任意の時点での任意の論理セルの出力を容易に
知得する。 【構成】論理セルＣ１１〜Ｃ２２がマトリックス状に配
列されたＦＰＧＡにおいて、制御入力端Ｓ３に供給され
る制御信号に応じ論理セルの２出力のうち１を選択して
ゲートを介し試験用出力端Ｐから出力させ、制御入力端
Ｓ１、Ｓ２に供給される制御信号に応じて該ゲートを開
／閉状態させる試験用回路を各論理セルに備え、全ての
論理セルの試験用出力端ＰがＺ配線で共通に接続され、
シフトレジスタ２０、３０、シフトレジスタ２０の並列
出力端と制御入力端Ｓ１との間に接続された行選択線Ｘ
１、Ｘ２、及び、シフトレジスタ３０の並列出力端と制
御入力端Ｓ２との間に接続された列選択線により、１つ
の論理セルを選択して該ゲートを開状態にさせ、選択さ
れた論理セルの出力端Ｐの信号をＺ配線に取り出す。
知得する。 【構成】論理セルＣ１１〜Ｃ２２がマトリックス状に配
列されたＦＰＧＡにおいて、制御入力端Ｓ３に供給され
る制御信号に応じ論理セルの２出力のうち１を選択して
ゲートを介し試験用出力端Ｐから出力させ、制御入力端
Ｓ１、Ｓ２に供給される制御信号に応じて該ゲートを開
／閉状態させる試験用回路を各論理セルに備え、全ての
論理セルの試験用出力端ＰがＺ配線で共通に接続され、
シフトレジスタ２０、３０、シフトレジスタ２０の並列
出力端と制御入力端Ｓ１との間に接続された行選択線Ｘ
１、Ｘ２、及び、シフトレジスタ３０の並列出力端と制
御入力端Ｓ２との間に接続された列選択線により、１つ
の論理セルを選択して該ゲートを開状態にさせ、選択さ
れた論理セルの出力端Ｐの信号をＺ配線に取り出す。
Description
【０００１】
【産業上の利用分野】本発明は、デバッグ機能を備えた
フィールド・プログラマブル・ゲート・アレイ（ＦＰＧ
Ａ）等の半導体集積回路に関する。
フィールド・プログラマブル・ゲート・アレイ（ＦＰＧ
Ａ）等の半導体集積回路に関する。
【０００２】
【従来の技術】ＦＰＧＡは、論理セルがマトリックス状
に配置され、論理セル間が配線、スイッチボックス及び
配線を介して接続され、論理セルの機能及びスイッチボ
ックスによる接続関係をプログラム可能となっている。
このプログラムは、ＳＲＡＭ又はヒューズＲＯＭ（プロ
グラムＲＡＭ又はＲＯＭ）の記憶内容により定まる。
に配置され、論理セル間が配線、スイッチボックス及び
配線を介して接続され、論理セルの機能及びスイッチボ
ックスによる接続関係をプログラム可能となっている。
このプログラムは、ＳＲＡＭ又はヒューズＲＯＭ（プロ
グラムＲＡＭ又はＲＯＭ）の記憶内容により定まる。
【０００３】プログラムされたＦＰＧＡをデバッグする
ために、従来では、全ての論理セル内のフリップフロッ
プを数珠つなぎにして長いシフトレジスタを構成し、こ
れにテスト用クロックを供給して一連の記憶内容を取り
出すというスキャンテスト方式が用いられていた。
ために、従来では、全ての論理セル内のフリップフロッ
プを数珠つなぎにして長いシフトレジスタを構成し、こ
れにテスト用クロックを供給して一連の記憶内容を取り
出すというスキャンテスト方式が用いられていた。
【０００４】
【発明が解決しようとする課題】しかし、論理セル内の
順序回路の出力以外は外部に取り出すことができず、ま
た、例え論理セルの出力が全てフリップフロップの出力
であっても、１つの論理セルの出力のみ知得したい場合
にも、ＦＰＧＡのシステムクロックを停止させて長いシ
フトレジスタをテストクロックで駆動して保持データを
取り出さなければならない。特定の論理セルの出力を、
時間を追って知得したい場合には、ＦＰＧＡに１システ
ムクロックを供給する毎にこのようなテスト動作を実行
する必要がある。
順序回路の出力以外は外部に取り出すことができず、ま
た、例え論理セルの出力が全てフリップフロップの出力
であっても、１つの論理セルの出力のみ知得したい場合
にも、ＦＰＧＡのシステムクロックを停止させて長いシ
フトレジスタをテストクロックで駆動して保持データを
取り出さなければならない。特定の論理セルの出力を、
時間を追って知得したい場合には、ＦＰＧＡに１システ
ムクロックを供給する毎にこのようなテスト動作を実行
する必要がある。
【０００５】本発明の目的は、このような問題点に鑑
み、任意の時点での任意の論理セルの出力を容易に知得
することが可能なデバッグ機能を備えた半導体集積回路
を提供することにある。
み、任意の時点での任意の論理セルの出力を容易に知得
することが可能なデバッグ機能を備えた半導体集積回路
を提供することにある。
【０００６】
【課題を解決するための手段及びその作用】本発明で
は、複数の部分論理回路が配列された半導体集積回路に
おいて、該部分論理回路の各々に備えられ、該部分論理
回路の出力をゲートを介し試験用出力端から出力させ、
制御入力端に供給される制御信号に応じて該ゲートを開
／閉状態させる試験用回路と、全ての該部分論理回路の
対応する該試験用出力端（試験用出力端が１つの場合に
はその試験用出力端）を共通に接続させるＺ配線と、該
制御信号により該複数の部分論理回路の１つを選択して
該ゲートを開状態にさせるための選択回路と、を有し、
選択された該部分論理回路の該試験用出力端の信号を該
Ｚ配線に取り出すようにしている。
は、複数の部分論理回路が配列された半導体集積回路に
おいて、該部分論理回路の各々に備えられ、該部分論理
回路の出力をゲートを介し試験用出力端から出力させ、
制御入力端に供給される制御信号に応じて該ゲートを開
／閉状態させる試験用回路と、全ての該部分論理回路の
対応する該試験用出力端（試験用出力端が１つの場合に
はその試験用出力端）を共通に接続させるＺ配線と、該
制御信号により該複数の部分論理回路の１つを選択して
該ゲートを開状態にさせるための選択回路と、を有し、
選択された該部分論理回路の該試験用出力端の信号を該
Ｚ配線に取り出すようにしている。
【０００７】本発明によれば、選択回路で任意の部分論
理回路を選択してそのゲートを開状態にすることによ
り、選択した部分論理回路の試験用出力端の信号をＺ配
線に取り出すことができるので、任意の時点で任意の部
分論理回路の出力を容易に知得することができる。Ｚ配
線は部分論理回路のデータ入力に影響しないので、試験
により部分論理回路の出力状態は変化しない。
理回路を選択してそのゲートを開状態にすることによ
り、選択した部分論理回路の試験用出力端の信号をＺ配
線に取り出すことができるので、任意の時点で任意の部
分論理回路の出力を容易に知得することができる。Ｚ配
線は部分論理回路のデータ入力に影響しないので、試験
により部分論理回路の出力状態は変化しない。
【０００８】本発明の第１態様では、上記複数の部分論
理回路は実質的にｍ行ｎ列の部分論理回路であり、すな
わち、論理的にｍ行ｎ列の部分論理回路と考えることが
でき、上記制御入力端は第１及び第２の制御入力端を有
し、上記選択回路は、第ｉ行の該部分論理回路の第１制
御入力端を共通に接続させる第Ｙｉ配線と、第ｊ列の該
部分論理回路の第２制御入力端を共通に接続させる第Ｘ
ｊ配線と、をｉ＝１〜ｍ、ｊ＝１〜ｎについて有し、さ
らに、該制御信号により該第Ｙ１〜Ｙｍ配線の１つを選
択するためのＹ選択回路と、該制御信号により該第Ｘ１
〜Ｘｎ配線の１つを選択するためのＸ選択回路と、を有
し、該Ｙ選択回路で選択された配線が接続され且つ該Ｘ
選択回路で選択された配線が接続された該部分論理回路
を選択する。
理回路は実質的にｍ行ｎ列の部分論理回路であり、すな
わち、論理的にｍ行ｎ列の部分論理回路と考えることが
でき、上記制御入力端は第１及び第２の制御入力端を有
し、上記選択回路は、第ｉ行の該部分論理回路の第１制
御入力端を共通に接続させる第Ｙｉ配線と、第ｊ列の該
部分論理回路の第２制御入力端を共通に接続させる第Ｘ
ｊ配線と、をｉ＝１〜ｍ、ｊ＝１〜ｎについて有し、さ
らに、該制御信号により該第Ｙ１〜Ｙｍ配線の１つを選
択するためのＹ選択回路と、該制御信号により該第Ｘ１
〜Ｘｎ配線の１つを選択するためのＸ選択回路と、を有
し、該Ｙ選択回路で選択された配線が接続され且つ該Ｘ
選択回路で選択された配線が接続された該部分論理回路
を選択する。
【０００９】この第１態様によれば、制御入力端が最低
２つあればよく、また、選択回路で行と列を選択すれば
よいので、アドレス指定の構成が簡単となる。本発明の
第２態様では、上記Ｙ選択回路はシフトレジスタであ
り、その並列出力端が上記第Ｙ１〜Ｙｍ配線に接続さ
れ、上記Ｘ選択回路はシフトレジスタであり、その並列
出力端が上記第Ｘ１〜Ｘｎ配線に接続されている。
２つあればよく、また、選択回路で行と列を選択すれば
よいので、アドレス指定の構成が簡単となる。本発明の
第２態様では、上記Ｙ選択回路はシフトレジスタであ
り、その並列出力端が上記第Ｙ１〜Ｙｍ配線に接続さ
れ、上記Ｘ選択回路はシフトレジスタであり、その並列
出力端が上記第Ｘ１〜Ｘｎ配線に接続されている。
【００１０】この第２態様によれば、アドレスを直列デ
ータとしてシフトレジスタに供給すればよいので、並列
データ設定の場合よりも外部入力信号数を少なくでき
る。本発明の第３態様では、上記Ｙ選択回路である第１
シフトレジスタと上記Ｘ選択回路である第２シフトレジ
スタとが縦続接続されている。この第３態様によれば、
第１シフトレジスタと第２シフトレジスタシフトレジス
タとが１つのシフトレジスタになるので、これに対する
外部信号入力数をより低減することができる。
ータとしてシフトレジスタに供給すればよいので、並列
データ設定の場合よりも外部入力信号数を少なくでき
る。本発明の第３態様では、上記Ｙ選択回路である第１
シフトレジスタと上記Ｘ選択回路である第２シフトレジ
スタとが縦続接続されている。この第３態様によれば、
第１シフトレジスタと第２シフトレジスタシフトレジス
タとが１つのシフトレジスタになるので、これに対する
外部信号入力数をより低減することができる。
【００１１】本発明の第４態様では、上記選択回路は、
上記第１シフトレジスタと上記第２シフトレジスタとに
間に縦続接続された１以上のフリップフロップと、縦続
接続されたシフトレジスタの直列データ入力端に接続さ
れた第３シフトレジスタと、該第３シフトレジスタの並
列出力において上記選択を有効にする論理値‘１’又は
‘０’の一方が２個以上連続していることを判定する回
路と、を有する。
上記第１シフトレジスタと上記第２シフトレジスタとに
間に縦続接続された１以上のフリップフロップと、縦続
接続されたシフトレジスタの直列データ入力端に接続さ
れた第３シフトレジスタと、該第３シフトレジスタの並
列出力において上記選択を有効にする論理値‘１’又は
‘０’の一方が２個以上連続していることを判定する回
路と、を有する。
【００１２】この第４態様によれば、本来のアドレスデ
ータと、該フリップフロップに設定するダミーデータと
をつなげたアドレスデータに、上記選択を有効にする論
理値‘１’又は‘０’の一方が２個以上連続しないよう
にすることができ、このことと、構成が簡単な第３シフ
トレジスタ及び判定回路とにより、シフトレジスタへの
クロックの個数を計数せずに、すなわちシフトレジスタ
のビット長によらず、アドレス設定完了を自動判定する
ことができる。
ータと、該フリップフロップに設定するダミーデータと
をつなげたアドレスデータに、上記選択を有効にする論
理値‘１’又は‘０’の一方が２個以上連続しないよう
にすることができ、このことと、構成が簡単な第３シフ
トレジスタ及び判定回路とにより、シフトレジスタへの
クロックの個数を計数せずに、すなわちシフトレジスタ
のビット長によらず、アドレス設定完了を自動判定する
ことができる。
【００１３】本発明の第５態様では、上記第１シフトレ
ジスタ及び上記第２シフトレジスタは、並列出力段に、
出力を有効／無効にする制御入力端を備えたゲートを有
し、該制御入力端に上記判定回路の出力が供給され、該
判定回路が前記連続を判定したときに該ゲートの出力が
有効にされる。この第５態様によれば、アドレス設定途
中で複数の部分論理回路の試験用出力が衝突するのを防
止することができる。
ジスタ及び上記第２シフトレジスタは、並列出力段に、
出力を有効／無効にする制御入力端を備えたゲートを有
し、該制御入力端に上記判定回路の出力が供給され、該
判定回路が前記連続を判定したときに該ゲートの出力が
有効にされる。この第５態様によれば、アドレス設定途
中で複数の部分論理回路の試験用出力が衝突するのを防
止することができる。
【００１４】本発明の第６態様では、上記ｍ行又はｎ列
の部分論理回路は１群が最大ｐ行又はｐ列のｑ群に分割
され、上記Ｙ選択回路又はＸ選択回路は、第１〜ｑ群の
該部分論理回路の１つを選択する第１選択回路と、各群
内の１行の該部分論理回路を選択する第２選択回路と、
を有し、選択された群内の１行又は１列の該部分論理回
路を選択する。
の部分論理回路は１群が最大ｐ行又はｐ列のｑ群に分割
され、上記Ｙ選択回路又はＸ選択回路は、第１〜ｑ群の
該部分論理回路の１つを選択する第１選択回路と、各群
内の１行の該部分論理回路を選択する第２選択回路と、
を有し、選択された群内の１行又は１列の該部分論理回
路を選択する。
【００１５】この第６態様によれば、群と群内の行又は
列を選択すればよいので、行又は列を直接選択する場合
よりも選択回路の構成が簡単になる。本発明の第７態様
では、上記Ｙ１〜Ｙｍ配線又は上記Ｘ１〜Ｘｎ配線は、
１群が最大ｐ本のｑ群に分割され上記第１選択回路は、
第１シフトレジスタであり、その並列出力がワイヤード
ロジック可能であり、ｉ＝１〜ｑについて、並列出力端
の第ｉ出力端が、該Ｙ１〜Ｙｍ配線又は該Ｘ１〜Ｘｎ配
線のうちの第ｉ群の全てに接続され、上記第２選択回路
は、第２シフトレジスタであり、その並列出力がワイヤ
ードロジック可能であり、１≦ｊ≦ｐについて、並列出
力端の第ｊ出力端が、該Ｙ１〜Ｙｍ配線又は該Ｘ１〜Ｘ
ｎ配線のうち各群内の第ｊ配線に接続されている。
列を選択すればよいので、行又は列を直接選択する場合
よりも選択回路の構成が簡単になる。本発明の第７態様
では、上記Ｙ１〜Ｙｍ配線又は上記Ｘ１〜Ｘｎ配線は、
１群が最大ｐ本のｑ群に分割され上記第１選択回路は、
第１シフトレジスタであり、その並列出力がワイヤード
ロジック可能であり、ｉ＝１〜ｑについて、並列出力端
の第ｉ出力端が、該Ｙ１〜Ｙｍ配線又は該Ｘ１〜Ｘｎ配
線のうちの第ｉ群の全てに接続され、上記第２選択回路
は、第２シフトレジスタであり、その並列出力がワイヤ
ードロジック可能であり、１≦ｊ≦ｐについて、並列出
力端の第ｊ出力端が、該Ｙ１〜Ｙｍ配線又は該Ｘ１〜Ｘ
ｎ配線のうち各群内の第ｊ配線に接続されている。
【００１６】この第７態様によれば、部分論理回路の制
御入力端数及びこれに接続される配線の数を低減できる
ので、選択回路の構成が簡単となる。本発明の第８態様
では、上記ｑは、上記ｍ又はｎをｕとし、 ［ｘ」：ｘを下回らない最小の整数 「ｘ］：ｘを上回らない最大の整数 ｑ＝ＭＩＮ｛ａ，ｂ，ｆ（ｘ）｝：ｆ（ａ）＜ｆ（ｂ）のときｑ＝ａ ｆ（ａ）＞ｆ（ｂ）のときｑ＝ｂ ｆ（ａ）＝ｆ（ｂ）のときｑ＝ａ又はｑ＝ｂ としたとき、 ｑ＝ＭＩＮ｛［√ｕ」，「√ｕ］，ｆ（ｚ）＝ｚ＋ｕ／ｚ｝ である。
御入力端数及びこれに接続される配線の数を低減できる
ので、選択回路の構成が簡単となる。本発明の第８態様
では、上記ｑは、上記ｍ又はｎをｕとし、 ［ｘ」：ｘを下回らない最小の整数 「ｘ］：ｘを上回らない最大の整数 ｑ＝ＭＩＮ｛ａ，ｂ，ｆ（ｘ）｝：ｆ（ａ）＜ｆ（ｂ）のときｑ＝ａ ｆ（ａ）＞ｆ（ｂ）のときｑ＝ｂ ｆ（ａ）＝ｆ（ｂ）のときｑ＝ａ又はｑ＝ｂ としたとき、 ｑ＝ＭＩＮ｛［√ｕ」，「√ｕ］，ｆ（ｚ）＝ｚ＋ｕ／ｚ｝ である。
【００１７】この第８態様によれば、√ｕが整数である
かどうかによらず、かつ、ｑがｕの約数であるかどうか
によらず、ｐ＋ｑを最小にすることができ、選択回路の
構成が簡単になる。本発明の第９態様では、上記Ｙ１〜
Ｙｍ配線及び上記Ｘ１〜Ｘｎ配線がいずれも上記群に分
割されて上記Ｙ選択回路及び上記Ｘ選択回路がいずれも
上記第１及び第２のシフトレジスタを有し、該Ｙ選択回
路の第１及び第２のシフトレジスタ並びに該Ｘ選択回路
の第１及び第２のシフトレジスタが任意の順に縦続接続
されている。
かどうかによらず、かつ、ｑがｕの約数であるかどうか
によらず、ｐ＋ｑを最小にすることができ、選択回路の
構成が簡単になる。本発明の第９態様では、上記Ｙ１〜
Ｙｍ配線及び上記Ｘ１〜Ｘｎ配線がいずれも上記群に分
割されて上記Ｙ選択回路及び上記Ｘ選択回路がいずれも
上記第１及び第２のシフトレジスタを有し、該Ｙ選択回
路の第１及び第２のシフトレジスタ並びに該Ｘ選択回路
の第１及び第２のシフトレジスタが任意の順に縦続接続
されている。
【００１８】この第９態様によれば、Ｙ選択回路及びＸ
選択回路の全シフトレジスタが１つのシフトレジスタに
なるので、これに対する外部信号入力数をより低減する
ことができる。本発明の第１０態様では、上記試験用回
路は、第２の制御入力端に供給される第２の制御信号に
応じ上記部分論理回路の複数出力のうち１以上を選択し
て上記ゲートへ供給し、上記選択回路は、全ての該部分
論理回路の該第２制御入力端を共通に接続させるＳ配線
を有し、該選択のために該第２の制御信号を該Ｓ配線に
供給する。
選択回路の全シフトレジスタが１つのシフトレジスタに
なるので、これに対する外部信号入力数をより低減する
ことができる。本発明の第１０態様では、上記試験用回
路は、第２の制御入力端に供給される第２の制御信号に
応じ上記部分論理回路の複数出力のうち１以上を選択し
て上記ゲートへ供給し、上記選択回路は、全ての該部分
論理回路の該第２制御入力端を共通に接続させるＳ配線
を有し、該選択のために該第２の制御信号を該Ｓ配線に
供給する。
【００１９】この第１０態様によれば、部分論理回路の
データ出力端の数が多い場合に、この数よりも、試験用
出力端と制御入力端との合計数を充分少なくすることが
でき、選択回路の配線数を低減できる。本発明の第１１
態様では、上記半導体集積回路は、前記部分論理回路の
機能及び該部分論理回路間の結線がプログラムで可変で
ある。
データ出力端の数が多い場合に、この数よりも、試験用
出力端と制御入力端との合計数を充分少なくすることが
でき、選択回路の配線数を低減できる。本発明の第１１
態様では、上記半導体集積回路は、前記部分論理回路の
機能及び該部分論理回路間の結線がプログラムで可変で
ある。
【００２０】この第１１態様によれば、プログラム毎に
デバッグ用回路が有効利用されるので、好適である。
デバッグ用回路が有効利用されるので、好適である。
【００２１】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。異なる図において、同一又は類似の構成要素には
同一又は類似の符号を付している。 ［第１実施例］図１は、第１実施例のＦＰＧＡの概略構
成を示す。説明の簡単化のために、図１は論理セルアレ
イ１０が２行２列の論理セル（論理回路）Ｃ１１〜Ｃ２
２を備えている場合を示す。
する。異なる図において、同一又は類似の構成要素には
同一又は類似の符号を付している。 ［第１実施例］図１は、第１実施例のＦＰＧＡの概略構
成を示す。説明の簡単化のために、図１は論理セルアレ
イ１０が２行２列の論理セル（論理回路）Ｃ１１〜Ｃ２
２を備えている場合を示す。
【００２２】論理セルＣ１１〜Ｃ２２は互いに同一構成
であり、論理セルＣ１１の概略構成例を図２に示す。こ
の論理セルＣ１１は、互いに異なる論理回路１１〜１４
の出力のうち２つがセレクタ１５で選択され、この２出
力が論理セルＣ１１のデータ出力端Ｏ及びセレクタ１６
に供給される。セレクタ１６は、論理セルＣ１１の制御
入力端Ｓ３からの信号の論理値‘１’／‘０’に応じて
Ｏ１／Ｏ２をゲート１７の入力端に供給する。ゲート１
７は、アンドゲート１８の出力の論理値‘１’／‘０’
に応じて入出力端間が開／閉状態にされる。アンドゲー
ト１８には論理セルＣ１１の制御入力端Ｓ１及びＳ２か
ら制御信号が供給され、ゲート１７の出力は論理セルＣ
１１のテスト用データ出力端Ｐから取り出される。
であり、論理セルＣ１１の概略構成例を図２に示す。こ
の論理セルＣ１１は、互いに異なる論理回路１１〜１４
の出力のうち２つがセレクタ１５で選択され、この２出
力が論理セルＣ１１のデータ出力端Ｏ及びセレクタ１６
に供給される。セレクタ１６は、論理セルＣ１１の制御
入力端Ｓ３からの信号の論理値‘１’／‘０’に応じて
Ｏ１／Ｏ２をゲート１７の入力端に供給する。ゲート１
７は、アンドゲート１８の出力の論理値‘１’／‘０’
に応じて入出力端間が開／閉状態にされる。アンドゲー
ト１８には論理セルＣ１１の制御入力端Ｓ１及びＳ２か
ら制御信号が供給され、ゲート１７の出力は論理セルＣ
１１のテスト用データ出力端Ｐから取り出される。
【００２３】論理回路１１〜１４及びセレクタ１５の制
御入力端にそれぞれ、不図示のプログラムＲＡＭ又はＲ
ＯＭの記憶内容信号Ｍ１〜Ｍ５が供給されて、その機能
が定められる。セレクタ１５の２出力の１つを、制御入
力端Ｓ３からの選択信号に応じて１つのデータ出力端Ｐ
から取り出す構成となっているので、論理セルＣ１１の
データ出力端Ｏの数が多い場合には、データ出力端Ｐと
制御入力端Ｓ３の合計点数をデータ出力端Ｏの点数より
も充分少なくすることができる。また、セレクタ１６と
データ出力端Ｐとの間にゲート１７を接続しているの
で、図１に示すように全ての論理セルＣ１１〜Ｃ２２の
データ出力端Ｐをデータ線Ｓで共通に接続することがで
き、かつ、選択した任意の論理セルのデータ出力端Ｐか
らデータ線ＳにデータＤＯを取り出すことができる。こ
の選択は、制御入力端Ｓ１及びＳ２にそれぞれ供給され
る行選択信号及び列選択信号により行われる。
御入力端にそれぞれ、不図示のプログラムＲＡＭ又はＲ
ＯＭの記憶内容信号Ｍ１〜Ｍ５が供給されて、その機能
が定められる。セレクタ１５の２出力の１つを、制御入
力端Ｓ３からの選択信号に応じて１つのデータ出力端Ｐ
から取り出す構成となっているので、論理セルＣ１１の
データ出力端Ｏの数が多い場合には、データ出力端Ｐと
制御入力端Ｓ３の合計点数をデータ出力端Ｏの点数より
も充分少なくすることができる。また、セレクタ１６と
データ出力端Ｐとの間にゲート１７を接続しているの
で、図１に示すように全ての論理セルＣ１１〜Ｃ２２の
データ出力端Ｐをデータ線Ｓで共通に接続することがで
き、かつ、選択した任意の論理セルのデータ出力端Ｐか
らデータ線ＳにデータＤＯを取り出すことができる。こ
の選択は、制御入力端Ｓ１及びＳ２にそれぞれ供給され
る行選択信号及び列選択信号により行われる。
【００２４】図１に示す如く、第１行の論理セルＣ１１
及びＣ１２の制御入力端Ｓ１は行選択線Ｙ１に接続さ
れ、第２行の論理セルＣ２１及びＣ２２の制御入力端Ｓ
１は行選択線Ｙ２に接続され、第１列の論理セルＣ１１
及びＣ２１の制御入力端Ｓ２は列選択線Ｘ１に接続さ
れ、第２列の論理セルＣ１２及びＣ２２の制御入力端Ｓ
２は列選択線Ｘ２に接続されている。行選択線Ｙ１及び
Ｙ２はシフトレジスタ２０のＤフリップフロップ２１及
び２２の出力端Ｑに接続され、列選択線Ｘ１及びＸ２は
シフトレジスタ３０のＤフリップフロップ３１及び３２
の出力端Ｑに接続されている。
及びＣ１２の制御入力端Ｓ１は行選択線Ｙ１に接続さ
れ、第２行の論理セルＣ２１及びＣ２２の制御入力端Ｓ
１は行選択線Ｙ２に接続され、第１列の論理セルＣ１１
及びＣ２１の制御入力端Ｓ２は列選択線Ｘ１に接続さ
れ、第２列の論理セルＣ１２及びＣ２２の制御入力端Ｓ
２は列選択線Ｘ２に接続されている。行選択線Ｙ１及び
Ｙ２はシフトレジスタ２０のＤフリップフロップ２１及
び２２の出力端Ｑに接続され、列選択線Ｘ１及びＸ２は
シフトレジスタ３０のＤフリップフロップ３１及び３２
の出力端Ｑに接続されている。
【００２５】全ての論理セルＣ１１〜Ｃ２２の制御入力
端Ｓ３は出力選択線Ｚに共通に接続され、出力選択線Ｚ
はＤフリップフロップ４０の出力端Ｑに接続されてい
る。シフトレジスタ２０の内容は、クロックＣＫ１同期
して直列データ入力端に供給される行アドレスＤＩ１に
より設定され、シフトレジスタ３０の内容は、クロック
ＣＫ２同期して直列データ入力端に供給される列アドレ
スＤＩ２により設定される。Ｄフリップフロップ４０に
は、クロックＣＫ３の立ち上がりのタイミングで出力ア
ドレスＤＩ３が保持される。
端Ｓ３は出力選択線Ｚに共通に接続され、出力選択線Ｚ
はＤフリップフロップ４０の出力端Ｑに接続されてい
る。シフトレジスタ２０の内容は、クロックＣＫ１同期
して直列データ入力端に供給される行アドレスＤＩ１に
より設定され、シフトレジスタ３０の内容は、クロック
ＣＫ２同期して直列データ入力端に供給される列アドレ
スＤＩ２により設定される。Ｄフリップフロップ４０に
は、クロックＣＫ３の立ち上がりのタイミングで出力ア
ドレスＤＩ３が保持される。
【００２６】論理セルアレイ１０には、論理セルＣ１１
〜Ｃ２２に対応してそれぞれスイッチボックス（スイッ
チ回路）ＳＷ１１〜ＳＷ２２が配置され、隣合うスイッ
チボックスＳＷ１１〜ＳＷ２２の間及びスイッチボック
スＳＷ１１〜ＳＷ２２と論理セルＣ１１〜Ｃ２２のデー
タ入力端Ｉ及びデータ出力端Ｏとの間が、配線で接続さ
れている。スイッチボックスＳＷ１１〜ＳＷ２２は互い
に同一構成であり、複数のトランジスタスイッチを備
え、その制御入力端に上記プログラムＲＡＭ又はＲＯＭ
の記憶内容が供給されて、スイッチボックスＳＷ１１〜
ＳＷ２２による論理セル間の接続関係が定められる。
〜Ｃ２２に対応してそれぞれスイッチボックス（スイッ
チ回路）ＳＷ１１〜ＳＷ２２が配置され、隣合うスイッ
チボックスＳＷ１１〜ＳＷ２２の間及びスイッチボック
スＳＷ１１〜ＳＷ２２と論理セルＣ１１〜Ｃ２２のデー
タ入力端Ｉ及びデータ出力端Ｏとの間が、配線で接続さ
れている。スイッチボックスＳＷ１１〜ＳＷ２２は互い
に同一構成であり、複数のトランジスタスイッチを備
え、その制御入力端に上記プログラムＲＡＭ又はＲＯＭ
の記憶内容が供給されて、スイッチボックスＳＷ１１〜
ＳＷ２２による論理セル間の接続関係が定められる。
【００２７】次に、上記の如く構成された本第１実施例
の動作を説明する。上記プログラムＲＡＭ又はＲＯＭの
内容を定めることにより論理セルアレイ１０に対するプ
ログラミングを行い、これが終了した後に、論理セルア
レイ１０にシステムクロックを供給して論理セルアレイ
１０を動作させ、デバッグを行う。例えば、任意の時点
での論理セルＣ２２の出力Ｏ１を知得したい場合には次
のようにする。Ｄフリップフロップ２１、２２、３１、
３２及び４０にそれぞれ‘０’、‘１’、‘０’、
‘１’及び‘０’を保持させる。これにより、論理セル
Ｃ２２のゲート１７のみが開状態となり、かつ、セレク
タ１６により出力Ｏ１が選択され、これがデータ線Ｓを
介しデータＤＯとして取り出される。論理セルアレイ１
０に対するシステムクロックに同期してデータＤＯを読
み取ることにより、任意の時点でのデータＤＯを知得す
ることができる。
の動作を説明する。上記プログラムＲＡＭ又はＲＯＭの
内容を定めることにより論理セルアレイ１０に対するプ
ログラミングを行い、これが終了した後に、論理セルア
レイ１０にシステムクロックを供給して論理セルアレイ
１０を動作させ、デバッグを行う。例えば、任意の時点
での論理セルＣ２２の出力Ｏ１を知得したい場合には次
のようにする。Ｄフリップフロップ２１、２２、３１、
３２及び４０にそれぞれ‘０’、‘１’、‘０’、
‘１’及び‘０’を保持させる。これにより、論理セル
Ｃ２２のゲート１７のみが開状態となり、かつ、セレク
タ１６により出力Ｏ１が選択され、これがデータ線Ｓを
介しデータＤＯとして取り出される。論理セルアレイ１
０に対するシステムクロックに同期してデータＤＯを読
み取ることにより、任意の時点でのデータＤＯを知得す
ることができる。
【００２８】したがって、従来のように論理セルアレイ
１０に１個のシステムクロックを与える毎に、全ての論
理セルＣ１１〜Ｃ２２内のフリップフロップを数珠繋ぎ
にした長いシフトレジスタにテストクロックを多数個供
給して読み出すという複雑な動作を行わせる必要がな
い。また、任意の論理セルの出力を取り出すことができ
る。
１０に１個のシステムクロックを与える毎に、全ての論
理セルＣ１１〜Ｃ２２内のフリップフロップを数珠繋ぎ
にした長いシフトレジスタにテストクロックを多数個供
給して読み出すという複雑な動作を行わせる必要がな
い。また、任意の論理セルの出力を取り出すことができ
る。
【００２９】上記動作において、１個のシステムクロッ
ク毎にＤフリップフロップ４０の出力を‘０’、‘１’
と変えれば、論理セルＣ２２の出力Ｏ１及びＯ２を順に
データ線Ｓから取り出すことができる。また、ある時点
での論理セルＣ１１〜Ｃ２２のうちの複数の出力を知得
したい場合には、その時点で論理セルアレイ１０に対す
るシステムクロックを停止させて、シフトレジスタ２
０、３０及びＤフリップフロップ４０に供給するアドレ
スを適当に変化させればよい。
ク毎にＤフリップフロップ４０の出力を‘０’、‘１’
と変えれば、論理セルＣ２２の出力Ｏ１及びＯ２を順に
データ線Ｓから取り出すことができる。また、ある時点
での論理セルＣ１１〜Ｃ２２のうちの複数の出力を知得
したい場合には、その時点で論理セルアレイ１０に対す
るシステムクロックを停止させて、シフトレジスタ２
０、３０及びＤフリップフロップ４０に供給するアドレ
スを適当に変化させればよい。
【００３０】［第２実施例］図１のＦＰＧＡでは、シフ
トレジスタ２０、３０及びＤフリップフロップ４０の各
々にデータ及びクロックを供給しなければならないの
で、外部信号入力点数が多くなる。外部信号入力点数を
低減するために、第２実施例では図３に示す如くＦＰＧ
Ａを構成している。図３では複雑化を避けるために、ス
イッチボックス及びこれに接続される配線を図示省略し
ている。この点は、図４以降についても同様である。
トレジスタ２０、３０及びＤフリップフロップ４０の各
々にデータ及びクロックを供給しなければならないの
で、外部信号入力点数が多くなる。外部信号入力点数を
低減するために、第２実施例では図３に示す如くＦＰＧ
Ａを構成している。図３では複雑化を避けるために、ス
イッチボックス及びこれに接続される配線を図示省略し
ている。この点は、図４以降についても同様である。
【００３１】論理セルアレイ１０Ａは、４行４列の論理
セルＣ１１〜Ｃ４４を備えている。論理セルアレイ１０
Ａに対するアドレス設定回路は、行選択線Ｙ１〜Ｙ４に
対するＤフリップフロップ２１〜２４と、列選択線Ｘ１
〜Ｘ４に対するＤフリップフロップ３１〜３４と、出力
選択線Ｚに対するＤフリップフロップ４０とが縦続接続
された、１つのシフトレジスタ５０で構成されている。
シフトレジスタ５０の直列データ入力端及びクロック入
力端にはそれぞれアドレスＤＩ及びクロックＣＫが供給
される。
セルＣ１１〜Ｃ４４を備えている。論理セルアレイ１０
Ａに対するアドレス設定回路は、行選択線Ｙ１〜Ｙ４に
対するＤフリップフロップ２１〜２４と、列選択線Ｘ１
〜Ｘ４に対するＤフリップフロップ３１〜３４と、出力
選択線Ｚに対するＤフリップフロップ４０とが縦続接続
された、１つのシフトレジスタ５０で構成されている。
シフトレジスタ５０の直列データ入力端及びクロック入
力端にはそれぞれアドレスＤＩ及びクロックＣＫが供給
される。
【００３２】他の点は図１の構成と同様である。本第２
実施例によれば、外部からシフトレジスタ５０に対しア
ドレスＤＩ及びクロックＣＫのみを供給すればよいの
で、シフトレジスタ５０に対する外部信号入力点数が図
１の場合の１／３となる。 ［第３実施例］図１のＦＰＧＡでは、論理セルアレイ１
０の行数及び列数が多いと、シフトレジスタ２０及び３
０のビット数が多くなる。
実施例によれば、外部からシフトレジスタ５０に対しア
ドレスＤＩ及びクロックＣＫのみを供給すればよいの
で、シフトレジスタ５０に対する外部信号入力点数が図
１の場合の１／３となる。 ［第３実施例］図１のＦＰＧＡでは、論理セルアレイ１
０の行数及び列数が多いと、シフトレジスタ２０及び３
０のビット数が多くなる。
【００３３】このビット数を低減するために、第３実施
例では図４に示す如くＦＰＧＡを構成している。すなわ
ち、４行４列の論理セルＣ１１Ａ〜Ｃ４４Ａを備えた論
理セルアレイ１０Ｂを、行については、第１、２行から
なる第１群と、第３、４行からなる第２群とに分け、こ
の群をシフトレジスタ２０Ａで選択し、群内の行をシフ
トレジスタ２０で選択するように構成している。同様
に、列については、第１、２列からなる第３群と、第
３、４列からなる第４群とに分け、この群をシフトレジ
スタ３０Ａで選択し、群内の列をシフトレジスタ３０で
選択するように構成している。
例では図４に示す如くＦＰＧＡを構成している。すなわ
ち、４行４列の論理セルＣ１１Ａ〜Ｃ４４Ａを備えた論
理セルアレイ１０Ｂを、行については、第１、２行から
なる第１群と、第３、４行からなる第２群とに分け、こ
の群をシフトレジスタ２０Ａで選択し、群内の行をシフ
トレジスタ２０で選択するように構成している。同様
に、列については、第１、２列からなる第３群と、第
３、４列からなる第４群とに分け、この群をシフトレジ
スタ３０Ａで選択し、群内の列をシフトレジスタ３０で
選択するように構成している。
【００３４】論理セルＣ１１Ａは、図２の論理セルＣ１
１においてアンドゲート１８を４入力としたものであ
り、その第１〜４入力端にはそれぞれ図４中の行選択線
Ｙ１Ａ、行選択線Ｙ１、列選択線Ｘ１Ａ及び列選択線Ｘ
１が接続されている。ｍ行の論理セルをｐ行ずつのｑ群
に分割可能な場合、シフトレジスタ２０及び２０Ａのビ
ット数はそれぞれｐ及びｑとなる。与えられたｍに対し
ｐ＋ｑ＝ｋを最小にすれば、構成が最も簡単になる。√
ｍが整数の場合には、ｐ＝ｑ＝√ｍのときｋが最小とな
る。例えば、ｍ＝２５６の場合、ｐ＝ｑ＝１６となる。
１においてアンドゲート１８を４入力としたものであ
り、その第１〜４入力端にはそれぞれ図４中の行選択線
Ｙ１Ａ、行選択線Ｙ１、列選択線Ｘ１Ａ及び列選択線Ｘ
１が接続されている。ｍ行の論理セルをｐ行ずつのｑ群
に分割可能な場合、シフトレジスタ２０及び２０Ａのビ
ット数はそれぞれｐ及びｑとなる。与えられたｍに対し
ｐ＋ｑ＝ｋを最小にすれば、構成が最も簡単になる。√
ｍが整数の場合には、ｐ＝ｑ＝√ｍのときｋが最小とな
る。例えば、ｍ＝２５６の場合、ｐ＝ｑ＝１６となる。
【００３５】しかし、√ｍは必ずしも整数にはならな
い。また、シフトレジスタ２０と２０Ａの合計ビット数
ｋを最小にする場合、全ての群内の行数を一致させる必
要はない。例えばｍ＝１０のとき、４行＋４行＋２行の
３群又は４行＋３行＋３行の３群に分ければシフトレジ
スタ２０のビット数とシフトレジスタ２０Ａのビット数
の合計ビット数ｋを最小値４とすることができる。
い。また、シフトレジスタ２０と２０Ａの合計ビット数
ｋを最小にする場合、全ての群内の行数を一致させる必
要はない。例えばｍ＝１０のとき、４行＋４行＋２行の
３群又は４行＋３行＋３行の３群に分ければシフトレジ
スタ２０のビット数とシフトレジスタ２０Ａのビット数
の合計ビット数ｋを最小値４とすることができる。
【００３６】一般に、ｍ行の論理セルをｑ群に分割し、
シフトレジスタ２０と２０Ａの合計ビット数を最小にす
るには、群数ｑを、 ｑ＝ＭＩＮ｛［√ｍ」，「√ｍ］，ｆ（ｚ）＝ｚ＋ｍ／ｚ｝ と表すことができる。ここに、 ［ｘ」：ｘを下回らない最小の整数、例えば［２．１」＝３ 「ｘ］：ｘを上回らない最大の整数、例えば［２．１」＝２ ｑ＝ＭＩＮ｛ａ，ｂ，ｆ（ｘ）｝：ｆ（ａ）＜ｆ（ｂ）のときｑ＝ａ ｆ（ａ）＞ｆ（ｂ）のときｑ＝ｂ ｆ（ａ）＝ｆ（ｂ）のときｑ＝ａ又はｑ＝ｂ と定義する。
シフトレジスタ２０と２０Ａの合計ビット数を最小にす
るには、群数ｑを、 ｑ＝ＭＩＮ｛［√ｍ」，「√ｍ］，ｆ（ｚ）＝ｚ＋ｍ／ｚ｝ と表すことができる。ここに、 ［ｘ」：ｘを下回らない最小の整数、例えば［２．１」＝３ 「ｘ］：ｘを上回らない最大の整数、例えば［２．１」＝２ ｑ＝ＭＩＮ｛ａ，ｂ，ｆ（ｘ）｝：ｆ（ａ）＜ｆ（ｂ）のときｑ＝ａ ｆ（ａ）＞ｆ（ｂ）のときｑ＝ｂ ｆ（ａ）＝ｆ（ｂ）のときｑ＝ａ又はｑ＝ｂ と定義する。
【００３７】 例えば、ｍ＝６のとき、［√６」＝３，「√６］＝２ ｑ＝ＭＩＮ｛［√６」，「√６］，ｆ（ｚ）＝ｚ＋６／ｚ｝ ＝ＭＩＮ｛３，２，ｆ（ｚ）＝ｚ＋６／ｚ｝ ＝２又は３ となり、２行３群又は３行２群とすればよく、いずれも
ｋは最小値５となる。
ｋは最小値５となる。
【００３８】［第４実施例］図４のＦＰＧＡでは、論理
セルをアドレス指定するための配線数が図３の場合の２
倍になり、また、図２のアンドゲート１８を４入力にす
る必要があるので、構成が複雑になる。この構成を簡単
化するために、第４実施例では、ＦＰＧＡの行アドレス
指定部を図５に示す如く構成している。
セルをアドレス指定するための配線数が図３の場合の２
倍になり、また、図２のアンドゲート１８を４入力にす
る必要があるので、構成が複雑になる。この構成を簡単
化するために、第４実施例では、ＦＰＧＡの行アドレス
指定部を図５に示す如く構成している。
【００３９】この行アドレス指定部は、不図示の１６行
の論理セルアレイに対するものであり、論理セルを４行
づつの４群に分割し、群をシフトレジスタ２０Ｃで選択
し、群内の行をシフトレジスタ２０Ｂで選択する構成と
なっている。群と行のデータはアンドゲートに供給さ
れ、アンドゲートの出力端が行選択線Ｙ１〜Ｙ１６に接
続されている。
の論理セルアレイに対するものであり、論理セルを４行
づつの４群に分割し、群をシフトレジスタ２０Ｃで選択
し、群内の行をシフトレジスタ２０Ｂで選択する構成と
なっている。群と行のデータはアンドゲートに供給さ
れ、アンドゲートの出力端が行選択線Ｙ１〜Ｙ１６に接
続されている。
【００４０】例えば第２群第３行の行選択線Ｙ７を
‘１’にする場合には、シフトレジスタ２０Ｃに第２群
のアドレス‘０１００’を設定し、シフトレジスタ２０
Ｂに第３行のアドレス‘００１０’を設定すればよい。
列アドレスについても上記同様である。このようにすれ
ば、図４の論理セルアレイ１０Ｂの代わりに図３の論理
セルアレイ１０Ａを用いることができ、ＦＰＧＡの構成
が簡単となる。
‘１’にする場合には、シフトレジスタ２０Ｃに第２群
のアドレス‘０１００’を設定し、シフトレジスタ２０
Ｂに第３行のアドレス‘００１０’を設定すればよい。
列アドレスについても上記同様である。このようにすれ
ば、図４の論理セルアレイ１０Ｂの代わりに図３の論理
セルアレイ１０Ａを用いることができ、ＦＰＧＡの構成
が簡単となる。
【００４１】［第５実施例］図６は、上記第４実施例よ
りもさらに構成を簡単化した第５実施例のＦＰＧＡの概
略構成を示す。このＦＰＧＡでは、シフトレジスタ２
０、２０Ａ、３０及び３０Ａの並列出力段が、ワイアー
ドアンドロジックが可能な構成となっている。これによ
り、図４の行選択線Ｙ１とＹ１Ａ、行選択線Ｙ２とＹ２
Ａ、列選択線Ｘ１とＸ１Ａ及び列選択線Ｘ２とＸ２Ａを
それぞれ１つにした構成とすることができる。
りもさらに構成を簡単化した第５実施例のＦＰＧＡの概
略構成を示す。このＦＰＧＡでは、シフトレジスタ２
０、２０Ａ、３０及び３０Ａの並列出力段が、ワイアー
ドアンドロジックが可能な構成となっている。これによ
り、図４の行選択線Ｙ１とＹ１Ａ、行選択線Ｙ２とＹ２
Ａ、列選択線Ｘ１とＸ１Ａ及び列選択線Ｘ２とＸ２Ａを
それぞれ１つにした構成とすることができる。
【００４２】［第６実施例］図７は、図６の構成に第２
実施例の考え方を適用した、第６実施例のＦＰＧＡの概
略構成を示す。このＦＰＧＡでは、シフトレジスタ２
０、３０、Ｄフリップフロップ４０、シフトレジスタ２
０Ａ及び３０Ａをこの順に縦続接続して１つのシフトレ
ジスタとし、これらのクロック入力端を共通に接続し
て、アドレス設定回路に対する外部入力信号を２つにし
ている。
実施例の考え方を適用した、第６実施例のＦＰＧＡの概
略構成を示す。このＦＰＧＡでは、シフトレジスタ２
０、３０、Ｄフリップフロップ４０、シフトレジスタ２
０Ａ及び３０Ａをこの順に縦続接続して１つのシフトレ
ジスタとし、これらのクロック入力端を共通に接続し
て、アドレス設定回路に対する外部入力信号を２つにし
ている。
【００４３】前記縦続接続に関しては、次の点に注意す
る必要がある。例えばＤフリップフロップ２２の出力端
は行選択線Ｙ２を介しＤフリップフロップ２１Ａの出力
端とワイヤードアンド結線されているので、Ｄフリップ
フロップ２２の出力値はＤフリップフロップ２１Ａの出
力値に影響される。そこで、少なくともＤフリップフロ
ップ２２、２２Ａ及び３２の各々については、互いに独
立な２出力を有する構成とし、その一方をワイヤードア
ンド結線に用い、他方をシフトレジスタの構成に用いて
いる。
る必要がある。例えばＤフリップフロップ２２の出力端
は行選択線Ｙ２を介しＤフリップフロップ２１Ａの出力
端とワイヤードアンド結線されているので、Ｄフリップ
フロップ２２の出力値はＤフリップフロップ２１Ａの出
力値に影響される。そこで、少なくともＤフリップフロ
ップ２２、２２Ａ及び３２の各々については、互いに独
立な２出力を有する構成とし、その一方をワイヤードア
ンド結線に用い、他方をシフトレジスタの構成に用いて
いる。
【００４４】［第７実施例］図８は、本発明の第７実施
例のＦＰＧＡの概略構成を示す。図２のゲート１７の出
力端が他の論理セルのそれとワイヤードロジック結線で
ない場合には、アドレス設定途中で２以上の論理セルが
選択されて出力が衝突し、問題となる。
例のＦＰＧＡの概略構成を示す。図２のゲート１７の出
力端が他の論理セルのそれとワイヤードロジック結線で
ない場合には、アドレス設定途中で２以上の論理セルが
選択されて出力が衝突し、問題となる。
【００４５】そこで、図７のシフトレジスタ２０、２０
Ａ、３０及び３０Ａの代わりにそれぞれ、並列データ出
力ゲート付のシフトレジスタ６０、６０Ａ、７０及び７
０Ａを用いている。これらシフトレジスタの各ビットは
いずれも同一構成であり、シフトレジスタ６０のビット
６１の構成を図９（Ｂ）に示す。ビット６１は、Ｄフリ
ップフロップ６１ａの出力端Ｑをアンドゲート６１ｂの
一方の入力端に接続し、アンドゲート６１ｂの他方の入
力端の制御信号Ｇが‘１’のときＤフリップフロップ６
１ａの出力がアンドゲート６１ｂから取り出されて有効
になるようにしている。
Ａ、３０及び３０Ａの代わりにそれぞれ、並列データ出
力ゲート付のシフトレジスタ６０、６０Ａ、７０及び７
０Ａを用いている。これらシフトレジスタの各ビットは
いずれも同一構成であり、シフトレジスタ６０のビット
６１の構成を図９（Ｂ）に示す。ビット６１は、Ｄフリ
ップフロップ６１ａの出力端Ｑをアンドゲート６１ｂの
一方の入力端に接続し、アンドゲート６１ｂの他方の入
力端の制御信号Ｇが‘１’のときＤフリップフロップ６
１ａの出力がアンドゲート６１ｂから取り出されて有効
になるようにしている。
【００４６】図７において、縦続接続されたＤフリップ
フロップ２１、２２、３１、３２、４０、２２Ａ、２１
Ａ、３２Ａ及び３１Ａからなる１つのシフトレジスタの
アドレス設定完了時の値は、例えば‘０１１０１０１０
１’のように、‘１’が最大２個連続する場合がある。
もし、‘１’が連続しなければ、直列アドレスの最後に
２以上連続する‘１’を付加し、これを判定する回路を
設けることにより、アドレス設定完了を判定でき、この
判定後にシフトレジスタの並列出力ゲートを開くように
することができる。また、このようにすれば、アドレス
ビット数を計数するカウンタ及び計数値一致検出回路を
設けるよりも構成が簡単となり、かつ、アドレスビット
数によらず判定回路を同一構成とすることができる。
フロップ２１、２２、３１、３２、４０、２２Ａ、２１
Ａ、３２Ａ及び３１Ａからなる１つのシフトレジスタの
アドレス設定完了時の値は、例えば‘０１１０１０１０
１’のように、‘１’が最大２個連続する場合がある。
もし、‘１’が連続しなければ、直列アドレスの最後に
２以上連続する‘１’を付加し、これを判定する回路を
設けることにより、アドレス設定完了を判定でき、この
判定後にシフトレジスタの並列出力ゲートを開くように
することができる。また、このようにすれば、アドレス
ビット数を計数するカウンタ及び計数値一致検出回路を
設けるよりも構成が簡単となり、かつ、アドレスビット
数によらず判定回路を同一構成とすることができる。
【００４７】そこで、図８において、シフトレジスタ６
０と７０との間、シフトレジスタ７０とＤフリップフロ
ップ８０との間、Ｄフリップフロップ８０とシフトレジ
スタ６０Ａとの間、シフトレジスタ６０Ａと７０Ａとの
間にそれぞれ、Ｄフリップフロップ１０１、１０２、１
０３及び１０４を縦続接続し、アドレス設定完了後にＤ
フリップフロップ７１〜７３にダミーの‘０’が設定さ
れるようにする。このようにすれば、アドレス設定途中
及び完了時に‘１’が２個以上連続することはない。
０と７０との間、シフトレジスタ７０とＤフリップフロ
ップ８０との間、Ｄフリップフロップ８０とシフトレジ
スタ６０Ａとの間、シフトレジスタ６０Ａと７０Ａとの
間にそれぞれ、Ｄフリップフロップ１０１、１０２、１
０３及び１０４を縦続接続し、アドレス設定完了後にＤ
フリップフロップ７１〜７３にダミーの‘０’が設定さ
れるようにする。このようにすれば、アドレス設定途中
及び完了時に‘１’が２個以上連続することはない。
【００４８】また、シフトレジスタ６０の前段にアドレ
ス設定完了判定回路９０を接続している。この回路９０
の構成例を図９（Ａ）に示す。回路９０は、Ｄフリップ
フロップ９１〜９３が縦続接続され、これらの出力が論
理ゲート９４の入力端に供給され、論理ゲート９４の出
力及びＤフリップフロップ９３の出力がそれぞれＧ及び
アドレスＤＩ１として図９（Ｂ）の出力ゲート付Ｄフリ
ップフロップ６１に供給される。例えば論理ゲート９４
が３入力アンドゲートと、その１入力端にインバータが
接続された構成であって、Ｄフリップフロップ９１〜９
３の出力が‘１１０’となったときに、Ｇが‘１’とな
ってアドレス設定が完了したと判定され、データ線Ｓか
ら取り出されるデータＤＯが有効になる。
ス設定完了判定回路９０を接続している。この回路９０
の構成例を図９（Ａ）に示す。回路９０は、Ｄフリップ
フロップ９１〜９３が縦続接続され、これらの出力が論
理ゲート９４の入力端に供給され、論理ゲート９４の出
力及びＤフリップフロップ９３の出力がそれぞれＧ及び
アドレスＤＩ１として図９（Ｂ）の出力ゲート付Ｄフリ
ップフロップ６１に供給される。例えば論理ゲート９４
が３入力アンドゲートと、その１入力端にインバータが
接続された構成であって、Ｄフリップフロップ９１〜９
３の出力が‘１１０’となったときに、Ｇが‘１’とな
ってアドレス設定が完了したと判定され、データ線Ｓか
ら取り出されるデータＤＯが有効になる。
【００４９】なお、本発明には外にも種々の変形例が含
まれる。例えば、論理セルアレイに対するアドレス設定
回路は、メモリセルアレイに対するものと同様に、レジ
スタ又はシフトレジスタと、その並列出力をデコードす
るデコーダとで構成してもよい。また、例えば図８にお
いて、１つのシフトレジスタを構成する際のシフトレジ
スタ６０、６０Ａ、７０、７０Ａ及びＤフリップフロッ
プ８０の縦続接続順は任意でよい。
まれる。例えば、論理セルアレイに対するアドレス設定
回路は、メモリセルアレイに対するものと同様に、レジ
スタ又はシフトレジスタと、その並列出力をデコードす
るデコーダとで構成してもよい。また、例えば図８にお
いて、１つのシフトレジスタを構成する際のシフトレジ
スタ６０、６０Ａ、７０、７０Ａ及びＤフリップフロッ
プ８０の縦続接続順は任意でよい。
【００５０】論理セルの出力が１つであって、例えば図
１のＤフリップフロップ４０及び配線Ｚが無い構成であ
ってもよい。構成は複雑になるが、行アドレス及び列ア
ドレスを設定する代わりに、各論理セルに対し１個のＤ
フリップフロップを備え、その全フリップフロップを縦
続接続して１つのシフトレジスタを構成し、各Ｄフリッ
プフロップでこれに対応する論理セルを選択／非選択す
る構成であってもよい。
１のＤフリップフロップ４０及び配線Ｚが無い構成であ
ってもよい。構成は複雑になるが、行アドレス及び列ア
ドレスを設定する代わりに、各論理セルに対し１個のＤ
フリップフロップを備え、その全フリップフロップを縦
続接続して１つのシフトレジスタを構成し、各Ｄフリッ
プフロップでこれに対応する論理セルを選択／非選択す
る構成であってもよい。
【００５１】さらに、本発明はＦＰＧＡに限定されず、
複数の部分論理回路に区分けされ且つ本発明のデバッグ
機能を備えた各種半導体集積回路に適用可能である。
複数の部分論理回路に区分けされ且つ本発明のデバッグ
機能を備えた各種半導体集積回路に適用可能である。
【００５２】
【発明の効果】以上説明した如く、本発明に係るデバッ
グ機能を備えた半導体集積回路によれば、選択回路で任
意の部分論理回路を選択してそのゲートを開状態にする
ことにより、選択した部分論理回路の試験用出力端の信
号をＺ配線に取り出すことができるので、任意の時点で
任意の部分論理回路の出力を容易に知得することができ
るという効果を奏する。
グ機能を備えた半導体集積回路によれば、選択回路で任
意の部分論理回路を選択してそのゲートを開状態にする
ことにより、選択した部分論理回路の試験用出力端の信
号をＺ配線に取り出すことができるので、任意の時点で
任意の部分論理回路の出力を容易に知得することができ
るという効果を奏する。
【００５３】本発明の第１態様によれば、制御入力端が
最低２つあればよく、また、選択回路で行と列を選択す
ればよいので、アドレス指定の構成が簡単となるという
効果を奏する。本発明の第２態様によれば、アドレスを
直列データとしてシフトレジスタに供給すればよいの
で、並列データ設定の場合よりも外部入力信号数を少な
くできるという効果を奏する。
最低２つあればよく、また、選択回路で行と列を選択す
ればよいので、アドレス指定の構成が簡単となるという
効果を奏する。本発明の第２態様によれば、アドレスを
直列データとしてシフトレジスタに供給すればよいの
で、並列データ設定の場合よりも外部入力信号数を少な
くできるという効果を奏する。
【００５４】本発明の第３態様によれば、第１シフトレ
ジスタと第２シフトレジスタシフトレジスタとが１つの
シフトレジスタになるので、これに対する外部信号入力
数をより低減することができるという効果を奏する。本
発明の第４態様によれば、本来のアドレスデータとダミ
ーデータとをつなげたアドレスデータに、部分論理回路
のアドレス選択を有効にする論理値‘１’又は‘０’の
一方が２個以上連続しないようにすることができ、この
ことと、構成が簡単な第３シフトレジスタ及び判定回路
とにより、シフトレジスタへのクロックの個数を計数せ
ずに、すなわちシフトレジスタのビット長によらず、ア
ドレス設定完了を自動判定することができるという効果
を奏する。
ジスタと第２シフトレジスタシフトレジスタとが１つの
シフトレジスタになるので、これに対する外部信号入力
数をより低減することができるという効果を奏する。本
発明の第４態様によれば、本来のアドレスデータとダミ
ーデータとをつなげたアドレスデータに、部分論理回路
のアドレス選択を有効にする論理値‘１’又は‘０’の
一方が２個以上連続しないようにすることができ、この
ことと、構成が簡単な第３シフトレジスタ及び判定回路
とにより、シフトレジスタへのクロックの個数を計数せ
ずに、すなわちシフトレジスタのビット長によらず、ア
ドレス設定完了を自動判定することができるという効果
を奏する。
【００５５】本発明の第５態様によれば、アドレス設定
途中で複数の部分論理回路の試験用出力が衝突するのを
防止することができるという効果を奏する。本発明の第
６態様によれば、群と群内の行又は列を選択すればよい
ので、行又は列を直接選択する場合よりも選択回路の構
成が簡単になるという効果を奏する。
途中で複数の部分論理回路の試験用出力が衝突するのを
防止することができるという効果を奏する。本発明の第
６態様によれば、群と群内の行又は列を選択すればよい
ので、行又は列を直接選択する場合よりも選択回路の構
成が簡単になるという効果を奏する。
【００５６】本発明の第７態様によれば、部分論理回路
の制御入力端数及びこれに接続される配線の数を低減で
きるので、選択回路の構成が簡単となるという効果を奏
する。本発明の第８態様によれば、√ｕが整数であるか
どうかによらず、かつ、ｑがｕの約数であるかどうかに
よらず、ｐ＋ｑを最小にすることができ、選択回路の構
成が簡単になるという効果を奏する。
の制御入力端数及びこれに接続される配線の数を低減で
きるので、選択回路の構成が簡単となるという効果を奏
する。本発明の第８態様によれば、√ｕが整数であるか
どうかによらず、かつ、ｑがｕの約数であるかどうかに
よらず、ｐ＋ｑを最小にすることができ、選択回路の構
成が簡単になるという効果を奏する。
【００５７】本発明の第９態様によれば、Ｙ選択回路及
びＸ選択回路の全シフトレジスタが１つのシフトレジス
タになるので、これに対する外部信号入力数をより低減
することができるという効果を奏する。本発明の第１０
態様によれば、部分論理回路のデータ出力端の数が多い
場合に、この数よりも、試験用出力端と制御入力端との
合計数を充分少なくすることができ、選択回路の配線数
を低減できるという効果を奏する。
びＸ選択回路の全シフトレジスタが１つのシフトレジス
タになるので、これに対する外部信号入力数をより低減
することができるという効果を奏する。本発明の第１０
態様によれば、部分論理回路のデータ出力端の数が多い
場合に、この数よりも、試験用出力端と制御入力端との
合計数を充分少なくすることができ、選択回路の配線数
を低減できるという効果を奏する。
【００５８】本発明の第１１によれば、プログラム毎に
デバッグ用回路が有効利用されるので、好適である。
デバッグ用回路が有効利用されるので、好適である。
【図１】本発明の第１実施例のＦＰＧＡの概略構成図で
ある。
ある。
【図２】図１中の論理セルの概略構成図である。
【図３】本発明の第２実施例のＦＰＧＡの概略構成図で
ある。
ある。
【図４】本発明の第３実施例のＦＰＧＡの概略構成図で
ある。
ある。
【図５】本発明の第４実施例のＦＰＧＡの行アドレス指
定部構成図である。
定部構成図である。
【図６】本発明の第５実施例のＦＰＧＡの概略構成図で
ある。
ある。
【図７】本発明の第６実施例のＦＰＧＡの概略構成図で
ある。
ある。
【図８】本発明の第７実施例のＦＰＧＡの概略構成図で
ある。
ある。
【図９】図８中のアドレス設定完了判定回路及びアドレ
ス設定回路の１ビットの構成例を示す図である。
ス設定回路の１ビットの構成例を示す図である。
１０、１０Ａ〜１０Ｃ 論理セルアレイ １５、１６ セレクタ １７ ゲート １８ アンドゲート ２０、２０Ａ〜２０Ｃ、３０、５０、６０、７０ シフ
トレジスタ ２１〜２４、３１〜３４、４０、６１、６２、７１、７
２、８０、９１〜９３Ｄフリップフロップ ９０ アドレス設定完了判定回路 ９４ 論理ゲート Ｃ１１〜Ｃ４４ 論理セルアレイ ＳＷ１１〜ＳＷ２２ スイッチボックス Ｘ１〜Ｘ４ 行選択線 Ｙ１〜Ｙ４ 列選択線 Ｓ１〜Ｓ３ 制御入力端 Ｐ、Ｏ データ出力端 Ｉ データ入力端 Ｚ 出力選択線 Ｓ データ線
トレジスタ ２１〜２４、３１〜３４、４０、６１、６２、７１、７
２、８０、９１〜９３Ｄフリップフロップ ９０ アドレス設定完了判定回路 ９４ 論理ゲート Ｃ１１〜Ｃ４４ 論理セルアレイ ＳＷ１１〜ＳＷ２２ スイッチボックス Ｘ１〜Ｘ４ 行選択線 Ｙ１〜Ｙ４ 列選択線 Ｓ１〜Ｓ３ 制御入力端 Ｐ、Ｏ データ出力端 Ｉ データ入力端 Ｚ 出力選択線 Ｓ データ線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｆ 7735−4Ｍ 21/82 Ｈ０３Ｋ 19/177 9199−5Ｋ
Claims (12)
- 【請求項１】 複数の部分論理回路が配列された半導体
集積回路において、 該部分論理回路の各々に備えられ、該部分論理回路の出
力をゲートを介し試験用出力端から出力させ、制御入力
端に供給される制御信号に応じて該ゲートを開／閉状態
させる試験用回路と、 全ての該部分論理回路の対応する該試験用出力端を共通
に接続させるＺ配線と、 該制御信号により該複数の部分論理回路の１つを選択し
て該ゲートを開状態にさせるための選択回路と、 を有し、選択された該部分論理回路の該試験用出力端の
信号を該Ｚ配線に取り出すようにしたことを特徴とする
デバッグ機能を備えた半導体集積回路。 - 【請求項２】 前記複数の部分論理回路は実質的にｍ行
ｎ列の部分論理回路であり、 前記制御入力端は第１及び第２の制御入力端を有し、 前記選択回路は、 第ｉ行の該部分論理回路の第１制御入力端を共通に接続
させる第Ｙｉ配線と、 第ｊ列の該部分論理回路の第２制御入力端を共通に接続
させる第Ｘｊ配線と、をｉ＝１〜ｍ、ｊ＝１〜ｎについ
て有し、さらに、 該制御信号により該第Ｙ１〜Ｙｍ配線の１つを選択する
ためのＹ選択回路と、 該制御信号により該第Ｘ１〜Ｘｎ配線の１つを選択する
ためのＸ選択回路と、 を有し、該Ｙ選択回路で選択された配線が接続され且つ
該Ｘ選択回路で選択された配線が接続された該部分論理
回路を選択する、 ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記Ｙ選択回路はシフトレジスタであ
り、その並列出力端が前記第Ｙ１〜Ｙｍ配線に接続さ
れ、 前記Ｘ選択回路はシフトレジスタであり、その並列出力
端が前記第Ｘ１〜Ｘｎ配線に接続されている、 ことを特徴とする請求項２記載の半導体集積回路。 - 【請求項４】 前記Ｙ選択回路である第１シフトレジス
タと前記Ｘ選択回路である第２シフトレジスタとが縦続
接続されている、 ことを特徴とする請求項３記載の半導体集積回路。 - 【請求項５】 前記選択回路は、 前記第１シフトレジスタと前記第２シフトレジスタとに
間に縦続接続された１以上のフリップフロップと、 前記縦続接続されたシフトレジスタの直列データ入力端
に接続された第３シフトレジスタと、 該第３シフトレジスタの並列出力において前記選択を有
効にする論理値‘１’又は‘０’の一方が２個以上連続
していることを判定する回路と、 を有することを特徴とする請求項４記載の半導体集積回
路。 - 【請求項６】 前記第１シフトレジスタ及び前記第２シ
フトレジスタは、並列出力段に、出力を有効／無効にす
る制御入力端を備えたゲートを有し、該制御入力端に前
記判定回路の出力が供給され、 該判定回路が前記連続を判定したときに該ゲートの出力
が有効にされることを特徴とする請求項５記載の半導体
集積回路。 - 【請求項７】 前記ｍ行又はｎ列の部分論理回路は、１
群内が最大ｐ行又はｐ列のｑ群に分割され、前記Ｙ選択
回路又はＸ選択回路は、第１〜ｑ群の該部分論理回路の
１つを選択する第１選択回路と、各群内の１行の該部分
論理回路を選択する第２選択回路と、を有し、選択され
た群内の１行又は１列の該部分論理回路を選択する、 ことを特徴とする請求項２記載の半導体集積回路。 - 【請求項８】 前記Ｙ１〜Ｙｍ配線又は前記Ｘ１〜Ｘｎ
配線は、１群が最大ｐ本のｑ群に分割され、 前記第１選択回路は、第１シフトレジスタであり、その
並列出力がワイヤードロジック可能であり、ｉ＝１〜ｑ
について、並列出力端の第ｉ出力端が、該Ｙ１〜Ｙｍ配
線又は該Ｘ１〜Ｘｎ配線のうちの第ｉ群の全てに接続さ
れ、 前記第２選択回路は、第２シフトレジスタであり、その
並列出力がワイヤードロジックであり、１≦ｊ≦ｐにつ
いて、並列出力端の第ｊ出力端が、該Ｙ１〜Ｙｍ配線又
は該Ｘ１〜Ｘｎ配線のうち各群内の第ｊ配線に接続され
ている、 ことを特徴とする請求項７記載の半導体集積回路。 - 【請求項９】 前記ｑは、前記ｍ又はｎをｕとし、 ［ｘ」：ｘを下回らない最小の整数 「ｘ］：ｘを上回らない最大の整数 ｑ＝ＭＩＮ｛ａ，ｂ，ｆ（ｘ）｝：ｆ（ａ）＜ｆ（ｂ）のときｑ＝ａ ｆ（ａ）＞ｆ（ｂ）のときｑ＝ｂ ｆ（ａ）＝ｆ（ｂ）のときｑ＝ａ又はｑ＝ｂ としたとき、 ｑ＝ＭＩＮ｛［√ｕ」，「√ｕ］，ｆ（ｚ）＝ｚ＋ｕ／ｚ｝ であることを特徴とする請求項８記載の半導体集積回
路。 - 【請求項１０】 前記Ｙ１〜Ｙｍ配線及び前記Ｘ１〜Ｘ
ｎ配線がいずれも前記群に分割されて前記Ｙ選択回路及
び前記Ｘ選択回路がいずれも前記第１及び第２のシフト
レジスタを有し、 該Ｙ選択回路の第１及び第２のシフトレジスタ並びに該
Ｘ選択回路の第１及び第２のシフトレジスタが任意の順
に縦続接続されている、 ことを特徴とする請求項８又は９記載の半導体集積回
路。 - 【請求項１１】 前記試験用回路は、第２の制御入力端
に供給される第２の制御信号に応じ前記部分論理回路の
複数出力のうち１以上を選択して前記ゲートへ供給し、 前記選択回路は、全ての該部分論理回路の該第２制御入
力端を共通に接続させるＳ配線を有し、該選択のために
該第２の制御信号を該Ｓ配線に供給する、 ことを特徴とする請求項１乃至１０のいずれか１つに記
載の半導体集積回路。 - 【請求項１２】 前記半導体集積回路は、前記部分論理
回路の機能及び該部分論理回路間の結線がプログラムで
可変であるプログラマブル論理回路であることを特徴と
する請求項１乃至１１のいずれか１つに記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22704894A JP3430231B2 (ja) | 1994-09-21 | 1994-09-21 | 論理セル及びこれを用いた半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22704894A JP3430231B2 (ja) | 1994-09-21 | 1994-09-21 | 論理セル及びこれを用いた半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0895818A true JPH0895818A (ja) | 1996-04-12 |
| JP3430231B2 JP3430231B2 (ja) | 2003-07-28 |
Family
ID=16854717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22704894A Expired - Fee Related JP3430231B2 (ja) | 1994-09-21 | 1994-09-21 | 論理セル及びこれを用いた半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3430231B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011220881A (ja) * | 2010-04-12 | 2011-11-04 | Kawasaki Microelectronics Inc | 半導体集積回路のテスト回路およびテスト方法 |
| JP2012257215A (ja) * | 2011-05-19 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 論理回路 |
| JP2012257217A (ja) * | 2011-05-16 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | プログラマブルロジックデバイス |
| JP2013009318A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015537400A (ja) * | 2012-09-10 | 2015-12-24 | 日本テキサス・インスツルメンツ株式会社 | 処理デバイスにおける不揮発性論理アレイ及び電力ドメインのセグメント化 |
| US10303149B2 (en) | 2015-01-28 | 2019-05-28 | Mitsubishi Electric Corporation | Intelligent function unit and programmable logic controller system |
| CN110456251A (zh) * | 2018-05-07 | 2019-11-15 | 格科微电子（上海）有限公司 | 图像传感器芯片的阵列式测试方法 |
-
1994
- 1994-09-21 JP JP22704894A patent/JP3430231B2/ja not_active Expired - Fee Related
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011220881A (ja) * | 2010-04-12 | 2011-11-04 | Kawasaki Microelectronics Inc | 半導体集積回路のテスト回路およびテスト方法 |
| JP2016096573A (ja) * | 2011-05-16 | 2016-05-26 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス |
| JP2012257217A (ja) * | 2011-05-16 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | プログラマブルロジックデバイス |
| US9344090B2 (en) | 2011-05-16 | 2016-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device |
| JP2012257215A (ja) * | 2011-05-19 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 論理回路 |
| US9397664B2 (en) | 2011-05-19 | 2016-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic circuit |
| JP2013009318A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9762246B2 (en) | 2011-05-20 | 2017-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with a storage circuit having an oxide semiconductor |
| US10505547B2 (en) | 2011-05-20 | 2019-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10897258B2 (en) | 2011-05-20 | 2021-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11750194B2 (en) | 2011-05-20 | 2023-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2015537400A (ja) * | 2012-09-10 | 2015-12-24 | 日本テキサス・インスツルメンツ株式会社 | 処理デバイスにおける不揮発性論理アレイ及び電力ドメインのセグメント化 |
| US10303149B2 (en) | 2015-01-28 | 2019-05-28 | Mitsubishi Electric Corporation | Intelligent function unit and programmable logic controller system |
| CN110456251A (zh) * | 2018-05-07 | 2019-11-15 | 格科微电子（上海）有限公司 | 图像传感器芯片的阵列式测试方法 |
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|---|---|
| JP3430231B2 (ja) | 2003-07-28 |
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