JPH08315579A - シリアルアクセスメモリ装置 - Google Patents
シリアルアクセスメモリ装置Info
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- JPH08315579A JPH08315579A JP7117065A JP11706595A JPH08315579A JP H08315579 A JPH08315579 A JP H08315579A JP 7117065 A JP7117065 A JP 7117065A JP 11706595 A JP11706595 A JP 11706595A JP H08315579 A JPH08315579 A JP H08315579A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
Abstract
(57)【要約】
【目的】 ループ状に配置したポインタのループ信号の
配線遅延を少なくし、高速サイクル動作を可能にし、か
つチップサイズの増大を抑えることができるシリアルア
クセスメモリ装置を提供する。 【構成】 クロックによってインクリメントされるポイ
ンタの出力でカラムアドレスを指定してメモリセルアレ
イのアクセスを行い、１個のポインタで２ビットのメモ
リセルの入出力を選択することが可能であり、ポインタ
の最終段から初段へ信号がループされ、順次選択される
構成を有するシリアルアクセスメモリ装置において、メ
モリセルアレイをカラムアドレス方向へ４個のブロック
１〜４に分割し、各ブロック内のポインタ構成は同一で
あり、ポインタが受け持つ入出力は２／４となるように
構成する。
配線遅延を少なくし、高速サイクル動作を可能にし、か
つチップサイズの増大を抑えることができるシリアルア
クセスメモリ装置を提供する。 【構成】 クロックによってインクリメントされるポイ
ンタの出力でカラムアドレスを指定してメモリセルアレ
イのアクセスを行い、１個のポインタで２ビットのメモ
リセルの入出力を選択することが可能であり、ポインタ
の最終段から初段へ信号がループされ、順次選択される
構成を有するシリアルアクセスメモリ装置において、メ
モリセルアレイをカラムアドレス方向へ４個のブロック
１〜４に分割し、各ブロック内のポインタ構成は同一で
あり、ポインタが受け持つ入出力は２／４となるように
構成する。
Description
【０００１】
【産業上の利用分野】本発明は、シリアルアクセスメモ
リ装置に係り、特に、ワード幅の広い入出力を持つ、大
容量シリアルアクセスメモリＬＳＩにおけるカラムアド
レスの選択手段に関するものである。
リ装置に係り、特に、ワード幅の広い入出力を持つ、大
容量シリアルアクセスメモリＬＳＩにおけるカラムアド
レスの選択手段に関するものである。
【０００２】
【従来の技術】従来、大容量シリアルアクセスメモリＬ
ＳＩにおいて、カラムアドレスの選択には、Ｙデコーダ
ではなく、ポインタが使われることが多い。これは、特
開平６−５０７０号公報に開示されているように、デコ
ーダ方式よりポインタ方式のほうが高速サイクル動作に
適していることと、アドレスカウンタが不要なためであ
る。ポインタの回路自体はループ状に接続されたシフト
レジスタで構成されており、最終段のレジスタから最前
段へループ信号が戻る構成になっている。
ＳＩにおいて、カラムアドレスの選択には、Ｙデコーダ
ではなく、ポインタが使われることが多い。これは、特
開平６−５０７０号公報に開示されているように、デコ
ーダ方式よりポインタ方式のほうが高速サイクル動作に
適していることと、アドレスカウンタが不要なためであ
る。ポインタの回路自体はループ状に接続されたシフト
レジスタで構成されており、最終段のレジスタから最前
段へループ信号が戻る構成になっている。
【０００３】ポインタ方式が高速サイクル動作に適して
いる理由は、アドレスのインクリメント信号が出て、ア
ドレスカウンタがインクリメントし、その出力がデコー
ダ入力されてから、ビット線が選択される時間より、ア
ドレスのインクリメント信号が出て、ポインタがインク
リメントする時間のほうが一般的に早いからである。
いる理由は、アドレスのインクリメント信号が出て、ア
ドレスカウンタがインクリメントし、その出力がデコー
ダ入力されてから、ビット線が選択される時間より、ア
ドレスのインクリメント信号が出て、ポインタがインク
リメントする時間のほうが一般的に早いからである。
【０００４】
【発明が解決しようとする課題】このような回路構成を
取り、レイアウト的にポインタを初段から最終段まで順
番に配置すると、初段からＮ段までのポインタ間の配線
遅延はほとんど問題にならない。しかしながら、メモリ
容量が増大し、１ワード線に接続されているポインタの
数が増大していくと、最終段から最前段へループするル
ープ信号配線長が長くなり、配線抵抗、配線容量が増大
し、配線遅延が大きくなって、高速サイクル動作の妨げ
になってくるという問題点がある。
取り、レイアウト的にポインタを初段から最終段まで順
番に配置すると、初段からＮ段までのポインタ間の配線
遅延はほとんど問題にならない。しかしながら、メモリ
容量が増大し、１ワード線に接続されているポインタの
数が増大していくと、最終段から最前段へループするル
ープ信号配線長が長くなり、配線抵抗、配線容量が増大
し、配線遅延が大きくなって、高速サイクル動作の妨げ
になってくるという問題点がある。
【０００５】本発明は、上記問題点を除去し、ループ状
に配置したポインタのループ信号の配線遅延を少なく
し、高速サイクル動作を可能にし、かつチップサイズの
増大を抑えることができるシリアルアクセスメモリ装置
を提供することを目的としている。
に配置したポインタのループ信号の配線遅延を少なく
し、高速サイクル動作を可能にし、かつチップサイズの
増大を抑えることができるシリアルアクセスメモリ装置
を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）クロックによってインクリメントされるポインタ
の出力でカラムアドレスを指定してメモリセルアレイの
アクセスを行い、１個のポインタでＮビットのメモリセ
ルの入出力を選択することが可能であり、ポインタの最
終段から初段へ信号がループされ、順次選択される構成
を有するシリアルアクセスメモリ装置において、メモリ
セルアレイをカラムアドレス方向へｎ個の複数ブロック
に分割し、各ブロック内のポインタ構成は同一であり、
ポインタが受け持つ入出力はＮ／ｎとなるように構成し
たものである。
成するために、 （１）クロックによってインクリメントされるポインタ
の出力でカラムアドレスを指定してメモリセルアレイの
アクセスを行い、１個のポインタでＮビットのメモリセ
ルの入出力を選択することが可能であり、ポインタの最
終段から初段へ信号がループされ、順次選択される構成
を有するシリアルアクセスメモリ装置において、メモリ
セルアレイをカラムアドレス方向へｎ個の複数ブロック
に分割し、各ブロック内のポインタ構成は同一であり、
ポインタが受け持つ入出力はＮ／ｎとなるように構成し
たものである。
【０００７】（２）上記（１）記載のシリアルアクセス
メモリ装置において、隣接するブロックの最終段のポイ
ンタと当該ブロックの初段ポインタを隣接するように配
置し、隣接するブロックの最終段のポインタからのルー
プ信号をこのブロックの初段のポインタへ接続するよう
にしたものである。 （３）上記（１）記載のシリアルアクセスメモリ装置に
おいて、ポインタの段数を計数するカウンタ回路を設
け、そのカウンタ回路のキャリ信号を複数ブロックの内
の１つのブロックの初段のポインタへ入力し、ポインタ
の最終段から初段へのループ信号を不要とするようにし
たものである。
メモリ装置において、隣接するブロックの最終段のポイ
ンタと当該ブロックの初段ポインタを隣接するように配
置し、隣接するブロックの最終段のポインタからのルー
プ信号をこのブロックの初段のポインタへ接続するよう
にしたものである。 （３）上記（１）記載のシリアルアクセスメモリ装置に
おいて、ポインタの段数を計数するカウンタ回路を設
け、そのカウンタ回路のキャリ信号を複数ブロックの内
の１つのブロックの初段のポインタへ入力し、ポインタ
の最終段から初段へのループ信号を不要とするようにし
たものである。
【０００８】（４）クロックによってインクリメントさ
れるポインタの出力でカラムアドレスを指定してメモリ
セルアレイのアクセスを行い、１個のポインタでＮビッ
トのメモリセルの入出力を選択することが可能であり、
ポインタの最終段から初段へ信号がループされ、順次選
択される構成を有するシリアルアクセスメモリ装置にお
いて、初段のポインタ１、最終段のポインタＮ、２段の
ポインタ２、最終−１段のポインタＮ−１、３段のポイ
ンタ３…の順序で一個置きにポインタを配置するように
したものである。
れるポインタの出力でカラムアドレスを指定してメモリ
セルアレイのアクセスを行い、１個のポインタでＮビッ
トのメモリセルの入出力を選択することが可能であり、
ポインタの最終段から初段へ信号がループされ、順次選
択される構成を有するシリアルアクセスメモリ装置にお
いて、初段のポインタ１、最終段のポインタＮ、２段の
ポインタ２、最終−１段のポインタＮ−１、３段のポイ
ンタ３…の順序で一個置きにポインタを配置するように
したものである。
【０００９】（５）クロックによってインクリメントさ
れるポインタの出力でカラムアドレスを指定してメモリ
セルアレイのアクセスを行い、１個のポインタでＮビッ
トのメモリセルの入出力を選択することが可能であり、
ポインタの最終段から初段へ信号がループされ、順次選
択される構成を有するシリアルアクセスメモリ装置にお
いて、メモリセルアレイをカラムアドレス方向へｎ個の
複数ブロックに分割し、各ブロック内のポインタ構成は
同一であり、ポインタが受け持つ入出力はＮ／ｎとなる
ように構成するとともに、初段のポインタ１、最終段の
ポインタＮ、２段のポインタ２、最終−１段のポインタ
Ｎ−１、３段のポインタ３…の順序で一個置きにポイン
タを配置するようにしたものである。
れるポインタの出力でカラムアドレスを指定してメモリ
セルアレイのアクセスを行い、１個のポインタでＮビッ
トのメモリセルの入出力を選択することが可能であり、
ポインタの最終段から初段へ信号がループされ、順次選
択される構成を有するシリアルアクセスメモリ装置にお
いて、メモリセルアレイをカラムアドレス方向へｎ個の
複数ブロックに分割し、各ブロック内のポインタ構成は
同一であり、ポインタが受け持つ入出力はＮ／ｎとなる
ように構成するとともに、初段のポインタ１、最終段の
ポインタＮ、２段のポインタ２、最終−１段のポインタ
Ｎ−１、３段のポインタ３…の順序で一個置きにポイン
タを配置するようにしたものである。
【００１０】
（１）請求項１記載のシリアルアクセスメモリ装置によ
れば、ポインタのループ信号は従来方式より１／ｎの長
さになり、結果的に配線遅延が少なくなるため、動作サ
イクルの高速化を図ることができる。更に、ファミリ展
開しやすい、という利点もある。例えば、２５６Ｗ×４
ビット構成のメモリコアブロックを４ブロックにすれ
ば、２５６Ｗ×１６ビット構成になり、従来の２５６Ｗ
×１６ビット構成のメモリコアと同様な機能となる。こ
れを２５６Ｗ×１２ビット構成のメモリコアにするに
は、最上部のブロックを削除すれば、２５６Ｗ×１２ビ
ット構成のメモリコアになる。同様に、２５６Ｗ×８ビ
ット構成、２５６Ｗ×４ビット構成も容易に作成するこ
とができる。このようにファミリ展開する場合、ブロッ
クの削除のみで容易に実現することができる。
れば、ポインタのループ信号は従来方式より１／ｎの長
さになり、結果的に配線遅延が少なくなるため、動作サ
イクルの高速化を図ることができる。更に、ファミリ展
開しやすい、という利点もある。例えば、２５６Ｗ×４
ビット構成のメモリコアブロックを４ブロックにすれ
ば、２５６Ｗ×１６ビット構成になり、従来の２５６Ｗ
×１６ビット構成のメモリコアと同様な機能となる。こ
れを２５６Ｗ×１２ビット構成のメモリコアにするに
は、最上部のブロックを削除すれば、２５６Ｗ×１２ビ
ット構成のメモリコアになる。同様に、２５６Ｗ×８ビ
ット構成、２５６Ｗ×４ビット構成も容易に作成するこ
とができる。このようにファミリ展開する場合、ブロッ
クの削除のみで容易に実現することができる。
【００１１】（２）請求項２記載のシリアルアクセスメ
モリ装置によれば、外部クロックによってアドレスがイ
ンクリメントされると、ポインタが１段シフトする。そ
してＮ段までシフトするとループ信号によって１段目の
ポインタにフィードバックする。ブロック１〜ブロック
４までは全く同様の動作を行うが、従来方式よりループ
信号の配線長が短くなる分、最終段から初段へフィード
バックされる時間が短くなり、高速サイクルで動作する
ことができる。
モリ装置によれば、外部クロックによってアドレスがイ
ンクリメントされると、ポインタが１段シフトする。そ
してＮ段までシフトするとループ信号によって１段目の
ポインタにフィードバックする。ブロック１〜ブロック
４までは全く同様の動作を行うが、従来方式よりループ
信号の配線長が短くなる分、最終段から初段へフィード
バックされる時間が短くなり、高速サイクルで動作する
ことができる。
【００１２】（３）請求項３記載のシリアルアクセスメ
モリ装置によれば、ポインタのループ信号は、配線遅延
がなくなり、動作サイクルの更なる高速化が図れる。 （４）請求項４記載のシリアルアクセスメモリ装置によ
れば、各ポインタ間の信号遅延が全て均一であるため、
従来の方式の欠点であったループ信号遅延がないため、
結果的に高速サイクルで動作可能である。
モリ装置によれば、ポインタのループ信号は、配線遅延
がなくなり、動作サイクルの更なる高速化が図れる。 （４）請求項４記載のシリアルアクセスメモリ装置によ
れば、各ポインタ間の信号遅延が全て均一であるため、
従来の方式の欠点であったループ信号遅延がないため、
結果的に高速サイクルで動作可能である。
【００１３】（５）請求項５記載のシリアルアクセスメ
モリ装置によれば、上記（１）及び（４）の作用効果を
併せ持つことができる。すなわち、動作サイクルの高速
化に加え、ファミリ展開が容易になり、設計生産性の向
上を図ることができる。
モリ装置によれば、上記（１）及び（４）の作用効果を
併せ持つことができる。すなわち、動作サイクルの高速
化に加え、ファミリ展開が容易になり、設計生産性の向
上を図ることができる。
【００１４】
【実施例】本発明の実施例について図を参照しながら説
明する。図１は本発明の第１実施例を示すシリアルアク
セスメモリのポインタの構成図、図２は本発明の第１実
施例を示すシリアルアクセスメモリのポインタの回路
図、図３はそのシリアルアクセスメモリのポインタのビ
ット線の回路図である。
明する。図１は本発明の第１実施例を示すシリアルアク
セスメモリのポインタの構成図、図２は本発明の第１実
施例を示すシリアルアクセスメモリのポインタの回路
図、図３はそのシリアルアクセスメモリのポインタのビ
ット線の回路図である。
【００１５】本発明では、図１に示すように、ｘＷ×８
ビットのビット構成のメモリコアをｘＷ×２ビットのビ
ット構成のメモリコアにし、それを４ブロック（ブロッ
ク１〜ブロック４）にして、ポインタはそれぞれのブロ
ック内でクローズさせるようにしている。次に、具体的
なポインタの構造及び動作として、図４及び図５を参照
しながら、説明する。
ビットのビット構成のメモリコアをｘＷ×２ビットのビ
ット構成のメモリコアにし、それを４ブロック（ブロッ
ク１〜ブロック４）にして、ポインタはそれぞれのブロ
ック内でクローズさせるようにしている。次に、具体的
なポインタの構造及び動作として、図４及び図５を参照
しながら、説明する。
【００１６】図４は大容量シリアルアクセスメモリＬＳ
Ｉポインタの回路図、図５はそのポインタの回路のタイ
ミングチャートである。これらの図において、ＲＥＳＥ
Ｔ〔図５（ａ）参照〕はリセット信号、ＲＣＫ〔図５
（ｃ）参照〕はポインタのインクリメント信号、ＲＣＫ
Ｎ〔図５（ｄ）参照〕はポインタの逆相インクリメント
信号、ＰＤＹ〔図５（ｂ）参照〕はカラム線を立ち上げ
るタイミングを決める信号、Ｃ1 ，Ｃ2 ，Ｃ3 …Ｃn は
カラム線で、ビット線対を選択する信号である。ループ
信号Ｓr はポインタの最終段から初段へフィードバック
されてくる。
Ｉポインタの回路図、図５はそのポインタの回路のタイ
ミングチャートである。これらの図において、ＲＥＳＥ
Ｔ〔図５（ａ）参照〕はリセット信号、ＲＣＫ〔図５
（ｃ）参照〕はポインタのインクリメント信号、ＲＣＫ
Ｎ〔図５（ｄ）参照〕はポインタの逆相インクリメント
信号、ＰＤＹ〔図５（ｂ）参照〕はカラム線を立ち上げ
るタイミングを決める信号、Ｃ1 ，Ｃ2 ，Ｃ3 …Ｃn は
カラム線で、ビット線対を選択する信号である。ループ
信号Ｓr はポインタの最終段から初段へフィードバック
されてくる。
【００１７】図４において、ＲＥＳＥＴが“Ｈ”になる
と、ＮＭＯＳトランジスタ１がＯＮして初段のポインタ
はリセットされ、初段のポインタの内部ノードａ1 〔図
５（ｅ）参照〕は“Ｌ”を出力し、２段目以降のポイン
タの内部、すなわち、ノードａ2 〔図５（ｇ）参照〕，
ａ3 …は、“Ｈ”となる。（初段のポインタの内部ノー
ドａ1 が“Ｌ”を出力すると、ＮＯＲ５の出力は“Ｈ”
となり、カラム線Ｃ1は“Ｈ”となり、これに対応する
ビット線を選択する。）ここで、クロックＲＣＫ／ＲＣ
ＫＮが変化すると初段の“Ｌ”が２段目にシフトしてい
く回路である。そして、Ｎサイクルのクロックがくると
最終段のポインタより出力されたループ信号Ｓr が
“Ｈ”になり、ループ信号配線２０を介して、Ｎ＋１サ
イクル目でまた、ＮＭＯＳトランジスタ１がＯＮして初
段のポインタの内部ノードａ1 は“Ｌ”を出力する。
と、ＮＭＯＳトランジスタ１がＯＮして初段のポインタ
はリセットされ、初段のポインタの内部ノードａ1 〔図
５（ｅ）参照〕は“Ｌ”を出力し、２段目以降のポイン
タの内部、すなわち、ノードａ2 〔図５（ｇ）参照〕，
ａ3 …は、“Ｈ”となる。（初段のポインタの内部ノー
ドａ1 が“Ｌ”を出力すると、ＮＯＲ５の出力は“Ｈ”
となり、カラム線Ｃ1は“Ｈ”となり、これに対応する
ビット線を選択する。）ここで、クロックＲＣＫ／ＲＣ
ＫＮが変化すると初段の“Ｌ”が２段目にシフトしてい
く回路である。そして、Ｎサイクルのクロックがくると
最終段のポインタより出力されたループ信号Ｓr が
“Ｈ”になり、ループ信号配線２０を介して、Ｎ＋１サ
イクル目でまた、ＮＭＯＳトランジスタ１がＯＮして初
段のポインタの内部ノードａ1 は“Ｌ”を出力する。
【００１８】なお、図４において、２，６はクロッドイ
ンバータ、３，４、７，８は逆並列のインバータであ
り、ラッチ手段を構成している。９はインバータ、１０
ａ〜１０ｎは各ポインタのＰＭＯＳトランジスタであ
る。具体的な回路構成を図２を参照しながら説明する。
図２において、ＲＥＳＥＴ〔図５（ａ）参照〕はリセッ
ト信号、ＲＣＫ〔図５（ｃ）参照〕はポインタのインク
リメント信号、ＲＣＫＮ〔図５（ｄ）参照〕はポインタ
の逆相インクリメント信号、ＰＤＹ〔図５（ｂ）参照〕
はカラム線を立ち上げるタイミングを決める信号、
Ｃ1 ，Ｃ2 ，Ｃ3 …Ｃn はカラム線で、ビット線対を選
択する信号である。また、３１ａ〜３１ｎ、３２ａ〜３
２ｎ、３３ａ〜３３ｎ、３４ａ〜３４ｎは各ブロックの
ポインタに設けられるＭＯＳトランジスタ、３５はイン
バータである。また、図３に示すように、それぞれのカ
ラム線は、データバスとビット線対間に設けられた転送
トランジスタＴ11〜Ｔ22を駆動し、データをビット線対
に転送する。例えば、カラム線Ｃ1 が選択されると、転
送トランジスタＴ11，Ｔ12がＯＮし、データがビット線
対に送られる。
ンバータ、３，４、７，８は逆並列のインバータであ
り、ラッチ手段を構成している。９はインバータ、１０
ａ〜１０ｎは各ポインタのＰＭＯＳトランジスタであ
る。具体的な回路構成を図２を参照しながら説明する。
図２において、ＲＥＳＥＴ〔図５（ａ）参照〕はリセッ
ト信号、ＲＣＫ〔図５（ｃ）参照〕はポインタのインク
リメント信号、ＲＣＫＮ〔図５（ｄ）参照〕はポインタ
の逆相インクリメント信号、ＰＤＹ〔図５（ｂ）参照〕
はカラム線を立ち上げるタイミングを決める信号、
Ｃ1 ，Ｃ2 ，Ｃ3 …Ｃn はカラム線で、ビット線対を選
択する信号である。また、３１ａ〜３１ｎ、３２ａ〜３
２ｎ、３３ａ〜３３ｎ、３４ａ〜３４ｎは各ブロックの
ポインタに設けられるＭＯＳトランジスタ、３５はイン
バータである。また、図３に示すように、それぞれのカ
ラム線は、データバスとビット線対間に設けられた転送
トランジスタＴ11〜Ｔ22を駆動し、データをビット線対
に転送する。例えば、カラム線Ｃ1 が選択されると、転
送トランジスタＴ11，Ｔ12がＯＮし、データがビット線
対に送られる。
【００１９】そこで、ＲＥＳＥＴが“Ｈ”になると、ブ
ロック１のＮＭＯＳトランジスタ３１ａがＯＮし、初段
のポインタはリセットされ、この初段のポインタの内部
ノードａ1 〔図示なし：図５（ｅ）参照〕は“Ｌ”を出
力し、ＲＥＳＥＴがインバータ３５により反転されるの
で、２段目以降のポインタのＰＭＯＳトランジスタ３１
ｂ〜ＰＭＯＳトランジスタ３１ｎはＯＦＦであり、２段
目以降のポインタの内部、すなわち、ノードａ2 〔図示
なし：図５（ｇ）参照〕，ａ3 …は、“Ｈ”となる（初
段のポインタの内部ノードａ1 が“Ｌ”を出力すると、
初段のポインタの出力は“Ｈ”となり、カラム線Ｃ1 は
“Ｈ”となり、これに対応するビット線対を選択する
が、２段目以降のポインタの出力は“Ｌ”となり、カラ
ム線Ｃ2 〜Ｃn は“Ｌ”となり、ビット線を選択される
ことはない）。ここで、クロックＲＣＫ／ＲＣＫＮが変
化すると初段の“Ｌ”が２段目のポインタにシフトして
いく回路である。そして、Ｎサイクルのクロックがくる
と最終段のポインタより出力されたループ信号Ｓr31 が
“Ｈ”になり、ループ信号配線３１を介して、初段のポ
インタに戻り、ブロック１内でクローズさせるように構
成している。ブロック２〜４においても、ブロック１と
同様の動作が行われる。
ロック１のＮＭＯＳトランジスタ３１ａがＯＮし、初段
のポインタはリセットされ、この初段のポインタの内部
ノードａ1 〔図示なし：図５（ｅ）参照〕は“Ｌ”を出
力し、ＲＥＳＥＴがインバータ３５により反転されるの
で、２段目以降のポインタのＰＭＯＳトランジスタ３１
ｂ〜ＰＭＯＳトランジスタ３１ｎはＯＦＦであり、２段
目以降のポインタの内部、すなわち、ノードａ2 〔図示
なし：図５（ｇ）参照〕，ａ3 …は、“Ｈ”となる（初
段のポインタの内部ノードａ1 が“Ｌ”を出力すると、
初段のポインタの出力は“Ｈ”となり、カラム線Ｃ1 は
“Ｈ”となり、これに対応するビット線対を選択する
が、２段目以降のポインタの出力は“Ｌ”となり、カラ
ム線Ｃ2 〜Ｃn は“Ｌ”となり、ビット線を選択される
ことはない）。ここで、クロックＲＣＫ／ＲＣＫＮが変
化すると初段の“Ｌ”が２段目のポインタにシフトして
いく回路である。そして、Ｎサイクルのクロックがくる
と最終段のポインタより出力されたループ信号Ｓr31 が
“Ｈ”になり、ループ信号配線３１を介して、初段のポ
インタに戻り、ブロック１内でクローズさせるように構
成している。ブロック２〜４においても、ブロック１と
同様の動作が行われる。
【００２０】一般的にメモリＬＳＩのワード／ビット構
成は多ビット化しており、１個のポインタで１６／１２
／８／４ビットのビット線対を受け持っている。例え
ば、１６ビットを１つのポインタが受け持つならば、１
ビット線対が２μｍだとすると、１個のポインタは３２
μｍとなる。これを×４で４ブロックあるいは×８で２
ブロックに分割した構成にすることで、個々のポインタ
のサイズは８μｍ／１６μｍと小さくなり、結果的にそ
れぞれのブロックのポインタのループ信号を短くするこ
とができる。
成は多ビット化しており、１個のポインタで１６／１２
／８／４ビットのビット線対を受け持っている。例え
ば、１６ビットを１つのポインタが受け持つならば、１
ビット線対が２μｍだとすると、１個のポインタは３２
μｍとなる。これを×４で４ブロックあるいは×８で２
ブロックに分割した構成にすることで、個々のポインタ
のサイズは８μｍ／１６μｍと小さくなり、結果的にそ
れぞれのブロックのポインタのループ信号を短くするこ
とができる。
【００２１】図６は従来方式の２５６Ｗ×８ビットのビ
ット構成のメモリコアの構成図である。従来方式では、
カラムアドレスが増加するほどポインタ数が増加し、そ
れに伴って最終段から最前段へのループ信号配線２１長
が長くなる。これに対して、本発明の方式では、図１に
示すように、２５６Ｗ×８ビットのビット構成のメモリ
コアを２５６Ｗ×２ビットのビット構成のメモリコアを
４ブロック（ブロック１〜ブロック４）にして、ポイン
タはそれぞれのブロック内でクローズさせる。
ット構成のメモリコアの構成図である。従来方式では、
カラムアドレスが増加するほどポインタ数が増加し、そ
れに伴って最終段から最前段へのループ信号配線２１長
が長くなる。これに対して、本発明の方式では、図１に
示すように、２５６Ｗ×８ビットのビット構成のメモリ
コアを２５６Ｗ×２ビットのビット構成のメモリコアを
４ブロック（ブロック１〜ブロック４）にして、ポイン
タはそれぞれのブロック内でクローズさせる。
【００２２】従来方式では、個々のポインタはそれぞれ
×８ビット構成となっており、ループ信号Ｓｒ21のルー
プ信号配線２１長が長い。それに対し、本発明の方式で
は、ポインタを２５６Ｗ×２ビット構成とし、４ブロッ
クに分割するようにしている。したがって、各ブロック
のポインタ１個のサイズも１／４になり、ループ信号Ｓ
ｒ31，Ｓｒ32，Ｓｒ33，Ｓｒ34 のループ信号配線３
１，３２，３３，３４長は従来方式と比べて１／４にな
り、配線遅延は大幅に改善できる。
×８ビット構成となっており、ループ信号Ｓｒ21のルー
プ信号配線２１長が長い。それに対し、本発明の方式で
は、ポインタを２５６Ｗ×２ビット構成とし、４ブロッ
クに分割するようにしている。したがって、各ブロック
のポインタ１個のサイズも１／４になり、ループ信号Ｓ
ｒ31，Ｓｒ32，Ｓｒ33，Ｓｒ34 のループ信号配線３
１，３２，３３，３４長は従来方式と比べて１／４にな
り、配線遅延は大幅に改善できる。
【００２３】個々のポインタの動作は従来方式と何ら変
わらない。外部クロックによってアドレスがインクリメ
ントされると、ポインタが１段シフトする。そしてＮ段
までシフトするとループ信号によって１段目のポインタ
にフィードバックする。ブロック１〜ブロック４までは
全く同様の動作を行うが、従来方式よりループ信号の配
線長が短くなる分、最終段から初段へフィードバックさ
れる時間が短くなり、高速サイクルで動作することがで
きる。
わらない。外部クロックによってアドレスがインクリメ
ントされると、ポインタが１段シフトする。そしてＮ段
までシフトするとループ信号によって１段目のポインタ
にフィードバックする。ブロック１〜ブロック４までは
全く同様の動作を行うが、従来方式よりループ信号の配
線長が短くなる分、最終段から初段へフィードバックさ
れる時間が短くなり、高速サイクルで動作することがで
きる。
【００２４】本発明の第１実施例におけるポインタ（図
１）は４ブロック共に同じタイミングで動作する。した
がって、ループ信号も同じタイミングで動作するため、
ブロック２のループ信号Ｓｒ32をブロック３へ入力して
も問題ない。同様に、ブロック３のループ信号Ｓｒ33を
ブロック４へ入力すれば、結果的に各ブロックから出力
されるループ信号は非常に短くて済み、更なる高速化が
可能である。なお、ブロック１に関しては、周辺部でア
ドレスカウンタを設け、このキャリ信号を使うことで同
様の効果を期待できる。
１）は４ブロック共に同じタイミングで動作する。した
がって、ループ信号も同じタイミングで動作するため、
ブロック２のループ信号Ｓｒ32をブロック３へ入力して
も問題ない。同様に、ブロック３のループ信号Ｓｒ33を
ブロック４へ入力すれば、結果的に各ブロックから出力
されるループ信号は非常に短くて済み、更なる高速化が
可能である。なお、ブロック１に関しては、周辺部でア
ドレスカウンタを設け、このキャリ信号を使うことで同
様の効果を期待できる。
【００２５】上記した方式により、ポインタのループ信
号は従来方式より１／４の長さになり、結果的に配線遅
延が少なくなる分、動作サイクルの高速化が図れる。更
に、ファミリ展開しやすい、という利点もある。この点
について図７を参照しながら説明する。
号は従来方式より１／４の長さになり、結果的に配線遅
延が少なくなる分、動作サイクルの高速化が図れる。更
に、ファミリ展開しやすい、という利点もある。この点
について図７を参照しながら説明する。
【００２６】図７は本発明の第１実施例を示すシリアル
アクセスメモリのファミリ展開の説明図である。この図
に示すように、例えば、２５６Ｗ×４ビット構成のメモ
リコアブロックを４ブロックにすれば、２５６Ｗ×１６
ビット構成になり、従来１つのポインタで１６ビットの
ビット線対を受け持つ方式と同様な機能となる。
アクセスメモリのファミリ展開の説明図である。この図
に示すように、例えば、２５６Ｗ×４ビット構成のメモ
リコアブロックを４ブロックにすれば、２５６Ｗ×１６
ビット構成になり、従来１つのポインタで１６ビットの
ビット線対を受け持つ方式と同様な機能となる。
【００２７】これを２５６Ｗ×１２ビット構成のメモリ
コアにするには、最上部のブロックを削除すれば、図７
（ａ）に示すように、２５６Ｗ×１２ビット構成のメモ
リコアになる。同様に、図７（ｂ）に示すように、２５
６Ｗ×８ビット構成とすることもできる。また、図７
（ｃ）に示すように、２５６Ｗ×４ビット構成も容易に
作製することができる。
コアにするには、最上部のブロックを削除すれば、図７
（ａ）に示すように、２５６Ｗ×１２ビット構成のメモ
リコアになる。同様に、図７（ｂ）に示すように、２５
６Ｗ×８ビット構成とすることもできる。また、図７
（ｃ）に示すように、２５６Ｗ×４ビット構成も容易に
作製することができる。
【００２８】このようにファミリ展開する場合、ブロッ
クの削除のみで容易に実現することができる。次に、本
発明の第２実施例について説明する。図８は本発明の第
２実施例を示すシリアルアクセスメモリのポインタの構
成図、図９は本発明の第２実施例を示すシリアルアクセ
スメモリのポインタ回路図である。
クの削除のみで容易に実現することができる。次に、本
発明の第２実施例について説明する。図８は本発明の第
２実施例を示すシリアルアクセスメモリのポインタの構
成図、図９は本発明の第２実施例を示すシリアルアクセ
スメモリのポインタ回路図である。
【００２９】まず、周辺回路にＮ段のポインタ数をカウ
ントするカウンタ４０を設け、このキャリ信号Ｓｃ40を
ブロック１の初段目のポインタに入力する。また、ブロ
ック１のＮ段目のポインタから出るループ信号Ｓｒ
41は、ブロック２の初段目のポインタに入力する。同様
にブロック２、３のＮ段目のポインタから出るループ信
号Ｓｒ42，Ｓｒ43はブロック３，４の初段目のポインタ
に入力する。
ントするカウンタ４０を設け、このキャリ信号Ｓｃ40を
ブロック１の初段目のポインタに入力する。また、ブロ
ック１のＮ段目のポインタから出るループ信号Ｓｒ
41は、ブロック２の初段目のポインタに入力する。同様
にブロック２、３のＮ段目のポインタから出るループ信
号Ｓｒ42，Ｓｒ43はブロック３，４の初段目のポインタ
に入力する。
【００３０】具体的な回路構成は図８に示す通りであ
り、動作は殆ど第１実施例の回路図である図２と同じで
ある。ただ、Ｎ段のポインタ数をカウントするカウンタ
４０（図７参照）が設けられ、そのカウンタ４０よりの
ループ信号がブロック１の初段目のポインタに入力さ
れ、ブロック１のＮ段目のポインタから出るループ信号
Ｓｒ41はブロック２の初段目のポインタへと順次入力さ
れる。
り、動作は殆ど第１実施例の回路図である図２と同じで
ある。ただ、Ｎ段のポインタ数をカウントするカウンタ
４０（図７参照）が設けられ、そのカウンタ４０よりの
ループ信号がブロック１の初段目のポインタに入力さ
れ、ブロック１のＮ段目のポインタから出るループ信号
Ｓｒ41はブロック２の初段目のポインタへと順次入力さ
れる。
【００３１】しかしながら、ブロック１だけはブロック
４からループ信号を受けると遅延が大きくなるため、カ
ウンタ４０を設け、Ｎ回のクロックを受けると、キャリ
信号Ｓｃ40を出力するようにし、これをブロック１の１
段目のポインタの入力信号又はセット信号とする。この
ように構成したので、ブロック１についても他のブロッ
クと同等の高速動作を実現できる。
４からループ信号を受けると遅延が大きくなるため、カ
ウンタ４０を設け、Ｎ回のクロックを受けると、キャリ
信号Ｓｃ40を出力するようにし、これをブロック１の１
段目のポインタの入力信号又はセット信号とする。この
ように構成したので、ブロック１についても他のブロッ
クと同等の高速動作を実現できる。
【００３２】次に、本発明の第３実施例について説明す
る。図１０は本発明の第３実施例を示すシリアルアクセ
スメモリのポインタの構成図であり、×８ビット構成の
メモリを示している。図１１は本発明の第３実施例を示
すシリアルアクセスメモリのポインタの回路図である。
図１０に示すように、ポインタを、Ｎ個のポインタが最
終段まで行った場合、レイアウト的に初段に隣接するよ
うに配置し、最終段から初段までのループ信号のループ
配線の配線長を従来方式より短くする。なお、Ｓ
ｒ51a ，Ｓｒ51b ，Ｓｒ51n-2 ，Ｓｒ51n-1 ，Ｓｒ51n
はループ信号である。
る。図１０は本発明の第３実施例を示すシリアルアクセ
スメモリのポインタの構成図であり、×８ビット構成の
メモリを示している。図１１は本発明の第３実施例を示
すシリアルアクセスメモリのポインタの回路図である。
図１０に示すように、ポインタを、Ｎ個のポインタが最
終段まで行った場合、レイアウト的に初段に隣接するよ
うに配置し、最終段から初段までのループ信号のループ
配線の配線長を従来方式より短くする。なお、Ｓ
ｒ51a ，Ｓｒ51b ，Ｓｒ51n-2 ，Ｓｒ51n-1 ，Ｓｒ51n
はループ信号である。
【００３３】具体的な回路構成を図１１を参照しながら
説明する。図１１において、ＲＥＳＥＴ〔図５（ａ）参
照〕はリセット信号、ＲＣＫ〔図５（ｃ）参照〕はポイ
ンタのインクリメント信号、ＲＣＫＮ〔図５（ｄ）参
照〕はポインタの逆相インクリメント信号、ＰＤＹ〔図
５（ｂ）参照〕はカラム線を立ち上げるタイミングを決
める信号、Ｃ1 ，Ｃn ，Ｃ2 ，Ｃn-1 ，Ｃ3 ，…はカラ
ム線で、ビット線を選択する信号である。また、５１
ａ，５１ｎ，５１ｂ，５１n-1 、５１ｃは各ブロックの
ポインタに設けられるＭＯＳトランジスタ、５５はイン
バータである。
説明する。図１１において、ＲＥＳＥＴ〔図５（ａ）参
照〕はリセット信号、ＲＣＫ〔図５（ｃ）参照〕はポイ
ンタのインクリメント信号、ＲＣＫＮ〔図５（ｄ）参
照〕はポインタの逆相インクリメント信号、ＰＤＹ〔図
５（ｂ）参照〕はカラム線を立ち上げるタイミングを決
める信号、Ｃ1 ，Ｃn ，Ｃ2 ，Ｃn-1 ，Ｃ3 ，…はカラ
ム線で、ビット線を選択する信号である。また、５１
ａ，５１ｎ，５１ｂ，５１n-1 、５１ｃは各ブロックの
ポインタに設けられるＭＯＳトランジスタ、５５はイン
バータである。
【００３４】そこで、ＲＥＳＥＴが“Ｈ”になると、初
段目のポインタのＮＭＯＳトランジスタ５１ａがＯＮ
し、初段のポインタはリセットされ、この初段のポイン
タの内部ノードａ1 〔図示なし：図５（ｅ）参照〕は
“Ｌ”を出力し、ＲＥＳＥＴがインバータ５５により反
転されるので、２段目以降のポインタのＰＭＯＳトラン
ジスタ５１ｂ〜ＰＭＯＳトランジスタ５１ｎはＯＦＦで
あり、２段目以降のポインタの内部、すなわち、ノード
ａ2 〔図示なし：図５（ｇ）参照〕，ａ3 …は、“Ｈ”
となる（初段のポインタの内部ノードａ1 が“Ｌ”を出
力すると、初段のポインタの出力は“Ｈ”となり、カラ
ム線Ｃ1 は“Ｈ”となり、これに対応するビット線を選
択するが、２段目以降のポインタの出力は“Ｌ”とな
り、カラム線Ｃ 2 〜Ｃn は“Ｌ”となり、ビット線を選
択されることはない）。ここで、クロックＲＣＫ／ＲＣ
ＫＮが変化すると初段の“Ｌ”が２段目のポインタにシ
フトしていく回路である。なお、６１ａは初段のポイン
タと２段のポインタを接続するループ信号配線、６１ｂ
は２段のポインタと３段のポインタを接続するループ信
号配線である。
段目のポインタのＮＭＯＳトランジスタ５１ａがＯＮ
し、初段のポインタはリセットされ、この初段のポイン
タの内部ノードａ1 〔図示なし：図５（ｅ）参照〕は
“Ｌ”を出力し、ＲＥＳＥＴがインバータ５５により反
転されるので、２段目以降のポインタのＰＭＯＳトラン
ジスタ５１ｂ〜ＰＭＯＳトランジスタ５１ｎはＯＦＦで
あり、２段目以降のポインタの内部、すなわち、ノード
ａ2 〔図示なし：図５（ｇ）参照〕，ａ3 …は、“Ｈ”
となる（初段のポインタの内部ノードａ1 が“Ｌ”を出
力すると、初段のポインタの出力は“Ｈ”となり、カラ
ム線Ｃ1 は“Ｈ”となり、これに対応するビット線を選
択するが、２段目以降のポインタの出力は“Ｌ”とな
り、カラム線Ｃ 2 〜Ｃn は“Ｌ”となり、ビット線を選
択されることはない）。ここで、クロックＲＣＫ／ＲＣ
ＫＮが変化すると初段の“Ｌ”が２段目のポインタにシ
フトしていく回路である。なお、６１ａは初段のポイン
タと２段のポインタを接続するループ信号配線、６１ｂ
は２段のポインタと３段のポインタを接続するループ信
号配線である。
【００３５】そして、Ｎ−２サイクルのクロックがくる
とＮ−２段のポインタより出力されたループ信号Ｓr
61n-2 が“Ｈ”になり、ループ信号配線６１n-2 を介し
て、Ｎ−１段のポインタに戻り、次いで、Ｎ−１サイク
ルのクロックがくるとＮ−１段のポインタより出力され
たループ信号Ｓr 61n-1 が“Ｈ”になり、ループ信号配
線６１n-1 を介して、Ｎ段のポインタに戻り、次いで、
ＮサイクルのクロックがくるとＮ段のポインタより出力
されたループ信号Ｓr 61n が“Ｈ”になり、ループ信号
配線６１n を介して、隣接する初段のポインタに戻る。
とＮ−２段のポインタより出力されたループ信号Ｓr
61n-2 が“Ｈ”になり、ループ信号配線６１n-2 を介し
て、Ｎ−１段のポインタに戻り、次いで、Ｎ−１サイク
ルのクロックがくるとＮ−１段のポインタより出力され
たループ信号Ｓr 61n-1 が“Ｈ”になり、ループ信号配
線６１n-1 を介して、Ｎ段のポインタに戻り、次いで、
ＮサイクルのクロックがくるとＮ段のポインタより出力
されたループ信号Ｓr 61n が“Ｈ”になり、ループ信号
配線６１n を介して、隣接する初段のポインタに戻る。
【００３６】このように、個々のポインタの動作は、従
来例と全く同様であるが、回路的に順次送られていくポ
インタ間の信号が従来の２倍の長さが必要である。しか
し、従来の方式の欠点であったループ信号遅延がないた
め、結果的に高速サイクルで動作可能である。次に、本
発明の第４実施例について説明する。
来例と全く同様であるが、回路的に順次送られていくポ
インタ間の信号が従来の２倍の長さが必要である。しか
し、従来の方式の欠点であったループ信号遅延がないた
め、結果的に高速サイクルで動作可能である。次に、本
発明の第４実施例について説明する。
【００３７】図１２は本発明の第４実施例を示すシリア
ルアクセスメモリのポインタの構成図である。上記した
第２実施例のように、×２ビット構成としたメモリブロ
ックを４ブロックにし、それぞれのブロック内のポイン
タを、第３実施例のように、Ｎ個のポインタが最終段ま
で行った場合、レイアウト的に初段に隣接するように配
置し、最終段から初段までの配線長を従来方式より短く
なるように配置する。
ルアクセスメモリのポインタの構成図である。上記した
第２実施例のように、×２ビット構成としたメモリブロ
ックを４ブロックにし、それぞれのブロック内のポイン
タを、第３実施例のように、Ｎ個のポインタが最終段ま
で行った場合、レイアウト的に初段に隣接するように配
置し、最終段から初段までの配線長を従来方式より短く
なるように配置する。
【００３８】各ブロック内の動作は第３実施例と同様で
ある。このように構成することにより、動作サイクルの
高速化に加え、ファミリ展開が容易になり、設計生産性
の向上を図ることができる。なお、本発明は上記実施例
に限定されるものではなく、本発明の趣旨に基づき種々
の変形が可能であり、それらを本発明の範囲から排除す
るものではない。
ある。このように構成することにより、動作サイクルの
高速化に加え、ファミリ展開が容易になり、設計生産性
の向上を図ることができる。なお、本発明は上記実施例
に限定されるものではなく、本発明の趣旨に基づき種々
の変形が可能であり、それらを本発明の範囲から排除す
るものではない。
【００３９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、ポインタのループ
信号は従来方式の１／ｎの長さになり、結果的に配線遅
延が少なくなるため、動作サイクルの高速化を図ること
ができる。
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、ポインタのループ
信号は従来方式の１／ｎの長さになり、結果的に配線遅
延が少なくなるため、動作サイクルの高速化を図ること
ができる。
【００４０】更に、ファミリ展開しやすい、という利点
もある。例えば、２５６Ｗ×４ビット構成のメモリコア
ブロックを４ブロックにすれば、２５６Ｗ×１６ビット
構成になり、従来方式と同様な機能となる。これを２５
６Ｗ×１２ビット構成のメモリコアにするには、最上部
のブロックを削除すれば、２５６Ｗ×１２ビット構成の
メモリコアになる。同様に、２５６Ｗ×８ビット構成、
２５６Ｗ×４ビット構成も容易に作成することができ
る。このようにファミリ展開する場合、ブロックの削除
のみで容易に実現することができる。
もある。例えば、２５６Ｗ×４ビット構成のメモリコア
ブロックを４ブロックにすれば、２５６Ｗ×１６ビット
構成になり、従来方式と同様な機能となる。これを２５
６Ｗ×１２ビット構成のメモリコアにするには、最上部
のブロックを削除すれば、２５６Ｗ×１２ビット構成の
メモリコアになる。同様に、２５６Ｗ×８ビット構成、
２５６Ｗ×４ビット構成も容易に作成することができ
る。このようにファミリ展開する場合、ブロックの削除
のみで容易に実現することができる。
【００４１】（２）請求項２記載の発明によれば、外部
クロックによってアドレスがインクリメントされると、
ポインタが１段シフトする。そしてＮ段までシフトする
とループ信号によって１段目のポインタにフィードバッ
クする。ブロック１〜ブロック４までは全く同様の動作
を行うが、従来方式よりループ信号の配線長が短くなる
分、最終段から初段へフィードバックされる時間が短く
なり、高速サイクルで動作することができる。
クロックによってアドレスがインクリメントされると、
ポインタが１段シフトする。そしてＮ段までシフトする
とループ信号によって１段目のポインタにフィードバッ
クする。ブロック１〜ブロック４までは全く同様の動作
を行うが、従来方式よりループ信号の配線長が短くなる
分、最終段から初段へフィードバックされる時間が短く
なり、高速サイクルで動作することができる。
【００４２】（３）請求項３記載の発明によれば、ポイ
ンタのループ信号は、配線遅延がなくなり、動作サイク
ルの更なる高速化が図れる。 （４）請求項４記載の発明によれば、各ポインタ間の信
号遅延が全て均一であるため、従来の方式の欠点であっ
たループ信号遅延がないため、結果的に高速サイクルで
動作可能である。
ンタのループ信号は、配線遅延がなくなり、動作サイク
ルの更なる高速化が図れる。 （４）請求項４記載の発明によれば、各ポインタ間の信
号遅延が全て均一であるため、従来の方式の欠点であっ
たループ信号遅延がないため、結果的に高速サイクルで
動作可能である。
【００４３】（５）請求項５記載の発明によれば、上記
（１）及び（４）の作用効果を併せ持つことができる。
すなわち、動作サイクルの高速化に加え、ファミリ展開
が容易になり、設計生産性の向上を図ることができる。
（１）及び（４）の作用効果を併せ持つことができる。
すなわち、動作サイクルの高速化に加え、ファミリ展開
が容易になり、設計生産性の向上を図ることができる。
【図１】本発明の第１実施例を示すシリアルアクセスメ
モリのポインタの構成図である。
モリのポインタの構成図である。
【図２】本発明の第１実施例を示すシリアルアクセスメ
モリのポインタの回路図である。
モリのポインタの回路図である。
【図３】本発明の第１実施例を示すシリアルアクセスメ
モリのポインタのビット線の回路図である。
モリのポインタのビット線の回路図である。
【図４】本発明の第１実施例を示す大容量シリアルアク
セスメモリＬＳＩポインタの回路図である。
セスメモリＬＳＩポインタの回路図である。
【図５】本発明の第１実施例を示す大容量シリアルアク
セスメモリＬＳＩポインタの回路のタイミングチャート
である。
セスメモリＬＳＩポインタの回路のタイミングチャート
である。
【図６】従来方式の２５６Ｗ×８のビット構成のメモリ
コアの構成図である。
コアの構成図である。
【図７】本発明の第１実施例を示すシリアルアクセスメ
モリのファミリ展開の説明図である。
モリのファミリ展開の説明図である。
【図８】本発明の第２実施例を示すシリアルアクセスメ
モリのポインタの構成図である。
モリのポインタの構成図である。
【図９】本発明の第２実施例を示すシリアルアクセスメ
モリのポインタの回路図である。
モリのポインタの回路図である。
【図１０】本発明の第３実施例を示すシリアルアクセス
メモリのポインタの構成図である。
メモリのポインタの構成図である。
【図１１】本発明の第３実施例を示すシリアルアクセス
メモリのポインタの回路図である。
メモリのポインタの回路図である。
【図１２】本発明の第４実施例を示すシリアルアクセス
メモリのポインタの構成図である。
メモリのポインタの構成図である。
ＲＥＳＥＴ リセット信号 ＲＣＫ ポインタのインクリメント信号 ＲＣＫＮ ポインタの逆相インクリメント信号 ＰＤＹ カラム線を立ち上げるタイミングを決める信
号 Ｃ1 ，Ｃ2 ，Ｃ3 …Ｃn カラム線 Ｓr31 ，Ｓｒ32，Ｓｒ33，Ｓｒ34，Ｓｒ41，Ｓｒ42，Ｓ
ｒ43，Ｓｒ51a ，Ｓｒ 51b ，Ｓｒ51n-2 ，Ｓｒ51n-1 ，
Ｓｒ51n ，Ｓｒ61n-2 ，Ｓｒ61n-1 ，Ｓｒ61nループ信
号 Ｓｃ40 キャリ信号 ３１，３２，３３，３４，６１ａ，６１ｂ，６１n-2 ，
６１n-1 ，６１n ループ信号配線 ３１ａ〜３１ｎ、３２ａ〜３２ｎ、３３ａ〜３３ｎ、３
４ａ〜３４ｎ，５１ａ，５１n ，５１ｂ，５１n-1 、５
１ｃ ＭＯＳトランジスタ ３５，５５ インバータ ４０ カウンタ
号 Ｃ1 ，Ｃ2 ，Ｃ3 …Ｃn カラム線 Ｓr31 ，Ｓｒ32，Ｓｒ33，Ｓｒ34，Ｓｒ41，Ｓｒ42，Ｓ
ｒ43，Ｓｒ51a ，Ｓｒ 51b ，Ｓｒ51n-2 ，Ｓｒ51n-1 ，
Ｓｒ51n ，Ｓｒ61n-2 ，Ｓｒ61n-1 ，Ｓｒ61nループ信
号 Ｓｃ40 キャリ信号 ３１，３２，３３，３４，６１ａ，６１ｂ，６１n-2 ，
６１n-1 ，６１n ループ信号配線 ３１ａ〜３１ｎ、３２ａ〜３２ｎ、３３ａ〜３３ｎ、３
４ａ〜３４ｎ，５１ａ，５１n ，５１ｂ，５１n-1 、５
１ｃ ＭＯＳトランジスタ ３５，５５ インバータ ４０ カウンタ
Claims (5)
- 【請求項１】 クロックによってインクリメントされる
ポインタの出力でカラムアドレスを指定してメモリセル
アレイのアクセスを行い、１個のポインタでＮビットの
メモリセルの入出力を選択することが可能であり、ポイ
ンタの最終段から初段へ信号がループされ、順次選択さ
れる構成を有するシリアルアクセスメモリ装置におい
て、 メモリセルアレイをカラムアドレス方向へｎ個の複数ブ
ロックに分割し、各ブロック内のポインタ構成は同一で
あり、ポインタが受け持つ入出力はＮ／ｎとなるように
構成したことを特徴とするシリアルアクセスメモリ装
置。 - 【請求項２】 請求項１記載のシリアルアクセスメモリ
装置において、隣接するブロックの最終段のポインタと
当該ブロックの初段ポインタを隣接するように配置し、
隣接するブロックの最終段のポインタからのループ信号
をこのブロックの初段のポインタへ接続することを特徴
とするシリアルアクセスメモリ装置。 - 【請求項３】 請求項１記載のシリアルアクセスメモリ
装置において、ポインタの段数を計数するカウンタ回路
を設け、前記カウンタ回路のキャリ信号を複数ブロック
の内の１つのブロックの初段のポインタへ入力し、ポイ
ンタの最終段から初段へのループ信号を不要とすること
を特徴とするシリアルアクセスメモリ装置。 - 【請求項４】 クロックによってインクリメントされる
ポインタの出力でカラムアドレスを指定してメモリセル
アレイのアクセスを行い、１個のポインタでＮビットの
メモリセルの入出力を選択することが可能であり、ポイ
ンタの最終段から初段へ信号がループされ、順次選択さ
れる構成を有するシリアルアクセスメモリ装置におい
て、 初段のポインタ１、最終段のポインタＮ、２段のポイン
タ２、最終−１段のポインタＮ−１、３段のポインタ３
…の順序で一個置きにポインタを配置したことを特徴と
するシリアルアクセスメモリ装置。 - 【請求項５】 クロックによってインクリメントされる
ポインタの出力でカラムアドレスを指定してメモリセル
アレイのアクセスを行い、１個のポインタでＮビットの
メモリセルの入出力を選択することが可能であり、ポイ
ンタの最終段から初段へ信号がループされ、順次選択さ
れる構成を有するシリアルアクセスメモリ装置におい
て、 メモリセルアレイをカラムアドレス方向へｎ個の複数ブ
ロックに分割し、各ブロック内のポインタ構成は同一で
あり、ポインタが受け持つ入出力はＮ／ｎとなるように
構成するとともに、初段のポインタ１、最終段のポイン
タＮ、２段のポインタ２、最終−１段のポインタＮ−
１、３段のポインタ３…の順序で一個置きにポインタを
配置したことを特徴とするシリアルアクセスメモリ装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7117065A JPH08315579A (ja) | 1995-05-16 | 1995-05-16 | シリアルアクセスメモリ装置 |
| DE69615447T DE69615447T2 (de) | 1995-05-16 | 1996-04-29 | Serieller Zugriffspeicher mit reduzierter Kreisverzögerung |
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