JPH10162572A - データ転送システム及びデータ転送方法 - Google Patents

Abstract

(57)【要約】 【課題】パイプラインの段数を変更することなく様々な
レーテンシ要求に柔軟に対応できるデータ転送システム
を提供することを目的としている。 【解決手段】制御クロックに同期して、各々がデータ転
送に必要な一部の作業を行う連続した一連の複数のステ
ージＳ０〜Ｓ３を有し、転送される１つのデータに着目
するとき、上記ステージを順次動作させてデータ転送
し、複数のステージが同時にデータ転送を行うパイプラ
イン制御を行うシステムにおいて、上記システムに供給
される外部クロックＣＬＫに基づいて内部クロックＣＫ
０〜ＣＫ３を生成する内部クロック発生回路２４と、上
記外部クロックと上記内部クロック発生回路で発生した
内部クロックを選択的に切り替えて上記各ステージの動
作を制御するクロック切り替え回路２９−１〜２９−
４，３２−１〜３２−３とを設けたことを特徴としてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、レーテンシ技術
が採用されたクロック同期型の半導体記憶装置に係り、
特にデータをパイプライン制御で動作する複数のステー
ジを順次転送するためのデータ転送システム及びデータ
転送方法に関する。

【０００２】

【従来の技術】近年、シンクロナスＤＲＡＭに代表され
るように、クロックに同期した制御を用いてデータ転送
制御の容易化と高速なデータ転送を実現する半導体記憶
装置が使用されるようになってきた。これらのメモリで
キーとなる技術は、データをメモリセルから外部に出力
するまでに要する時間を隠して、クロックの周波数を高
くするレーテンシの技術である。ここで、レーテンシと
は、アドレスの取り込みのサイクルから、そのアドレス
により指定されたデータの出力のサイクルまでに必要な
最小のサイクル数をいう。

【０００３】この種のシンクロナスＤＲＡＭに関して
は、例えば特開平５−２８７３号公報（対応するＵ．
Ｓ．Ｐａｔｅｎｔ Ｎｏ，５，３１３，４３７）や特開
平６−７６５６３号公報（対応するＵ．Ｓ．Ｐａｔｅｎ
ｔ Ｎｏ，５，３９２，２５４）等に記載されている。

【０００４】図２７は、上記シンクロナスＤＲＡＭにお
いて、レーテンシが４（ＬＴＣ＝４）の場合とレーテン
シが１（ＬＴＣ＝１）の場合の外部クロックＣＬＫと出
力されるデータＤｏｕｔとの関係を示している。外部ク
ロックＣＬＫのｔ０で示す立ち上がりからアクセスが開
始されたとすると、メモリセルから一連のデータの最初
のデータが出力されるまでに要するデータ転送の時間Ｔ
はメモリ自身の特性によって決まるものであるから、レ
ーテンシによらず一定である。一方、一定の周期のクロ
ックでメモリを制御するとき、レーテンシを増やすとい
うことは、多くのクロックサイクルをデータ転送の時間
に割り当てることになるので、クロック周期を短くでき
周波数の高いクロックを使用できるということになる。
よって、高い周波数のクロックに同期してメモリのアク
セスとデータ転送を高速に行うことができるので、図２
７から明らかなように単位時間当たりに出力可能なデー
タ量を増加させることができる。

【０００５】さて、図２７に示したように、レーテンシ
が１である場合は、外部クロックＣＬＫの立ち上がりか
らデータ出力までのデータ転送の動作を一連の動作とし
て行えば良い。これに対し、レーテンシが４の場合に
は、同じデータ転送経路に複数のデータが同時に存在す
ることになるので、データをまとめて同時に転送する方
法、あるいはデータ転送路を複数の区間に分割し、これ
らの区間に同時にデータを転送してパイプライン段を構
成し、時分割でデータを移動させるパイプライン方式が
採用される。

【０００６】上記パイプライン方式では、予めデータの
まとまりを決めておく必要がないので、転送するデータ
をクロックサイクル毎に、より自由に選択できるという
特徴がある。しかしながら、レーテンシを変更して動作
させる場合には次のような問題が生じる。例えばレーテ
ンシが４に対応する周波数の高いクロックでパイプライ
ン動作しているものを周波数の低いクロックで使用する
には、レーテンシを変更しないと見かけ上のデータの転
送時間が延びてしまう。そこで、例えばレーテンシ４を
レーテンシ１に変更する場合、データ転送のパイプライ
ンの段数を変更し、レーテンシのサイクル内に出力すべ
きデータの転送を完了させるようにする。すなわち、パ
イプラインの段数をレーテンシ毎に変更してやる必要が
ある。このようなパイプライン段数の変更には、回路構
成並びに動作タイミングの大きな変更が必要となり、各
々のレーテンシに対してパイプライン制御とタイミング
設計等を行い、これを切り替えて使用しなければならな
い。この結果、データ転送システム及びデータ転送方
法、並びにこのシステムや方法を用いた半導体記憶装置
が複雑化するとともに、予め考慮したレーテンシ以外の
レーテンシに対しては改めてシステム設計をやり直さな
ければならず、様々な要求に柔軟に対応できなくなる。

【０００７】

【発明が解決しようとする課題】上記のようにパイプラ
イン方式の従来のデータ転送システム及びデータ転送方
法は、レーテンシを変更して動作させる場合に、パイプ
ラインの段数をレーテンシ毎に変更しなければならず、
回路構成並びに動作タイミングの大きな変更が必要とな
るという問題があった。

【０００８】また、レーテンシ技術が採用されたクロッ
ク同期型の従来の半導体記憶装置は、レーテンシを変更
して動作させる場合に、予め考慮したレーテンシ以外の
レーテンシに対しては改めてシステム設計をやり直さな
ければならず、様々な要求に柔軟に対応できないという
問題があった。

【０００９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、データ転送区間
の個々の制御を変更することなくレーテンシの変更に容
易に対応でき、パイプラインの段数を変更することなく
様々なレーテンシ要求に柔軟に対応できるパイプライン
方式のデータ転送システム及びデータ転送方法を提供す
ることにある。

【００１０】また、この発明の他の目的は、レーテンシ
を変更して動作させる場合に、予め考慮したレーテンシ
以外のレーテンシに対しても容易に対応でき、様々な要
求に柔軟に対応できるクロック同期型の半導体記憶装
置、及びこの半導体記憶装置を備えたメモリシステムを
提供することにある。

【００１１】

【課題を解決するための手段】この発明の請求項１に記
載したデータ転送システムは、制御クロックに同期し
て、各々がデータ転送に必要な一部の作業を行う連続し
た一連の複数のステージを有し、転送される１つのデー
タに着目するとき、前記ステージを順次動作させてデー
タ転送し、且つ複数のステージが同時にデータ転送を行
うパイプライン制御を行うシステムと、前記システムに
供給される外部クロックに基づいて内部クロックを生成
するクロック発生手段と、前記外部クロックと前記クロ
ック発生手段で生成した内部クロックとを選択的に切り
替えて前記各ステージの動作を制御するクロック切り替
え手段とを具備することを特徴としている。

【００１２】請求項２に記載したように、請求項１のデ
ータ転送システムにおいて、前記クロック発生手段は、
アクセス開始から幾つ目の前記外部クロックでデータを
出力するかを表すレーテンシ数に従って、前記外部クロ
ックから前記内部クロックを生成することを特徴とす
る。

【００１３】請求項３に記載したように、請求項２のデ
ータ転送システムにおいて、前記クロック発生手段は、
前記外部クロックから一連の遅延を持って内部クロック
を生成することを特徴とする。

【００１４】請求項４に記載したように、請求項１のデ
ータ転送システムにおいて、前記連続した一連の複数の
ステージを全て前記外部クロックで制御する第１のモー
ドと、先頭のステージのみを前記外部クロックで制御
し、他のステージを前記クロック発生手段で生成した前
記内部クロックで制御する第２のモードとを有すること
を特徴とする。

【００１５】請求項５に記載したように、請求項１のデ
ータ転送システムにおいて、前記連続した一連の複数の
ステージの先頭のステージと中間の少なくとも１つのス
テージを前記外部クロックで制御し、これらのステージ
以外のステージを前記クロック発生手段で生成した前記
内部クロックで制御するモードを有することを特徴とす
る。

【００１６】この発明の請求項６に記載したデータ転送
システムは、制御クロックに同期して、各々がデータ転
送に必要な一部の作業を行う連続した一連の複数のステ
ージを有し、転送される１つのデータまたは２つ以上の
まとまりとして同時に転送されるデータに着目すると
き、前記ステージを順次動作させてデータ転送し、且つ
複数のステージが同時にデータ転送を行うパイプライン
制御を行うシステムと、外部クロックに基づいて内部ク
ロックを生成し、前記システムに供給することにより各
ステージの動作を制御するクロック発生手段と、外部か
ら供給された制御信号に応答して、前記クロック発生手
段の前記内部クロックを生成する経路を選択的に切り替
える経路切り替え手段とを具備することを特徴としてい
る。

【００１７】請求項７に記載したように、請求項６のデ
ータ転送システムにおいて、前記クロック発生手段は、
アクセス開始から幾つ目の前記外部クロックでデータを
出力するかを表すレーテンシ数に従って、前記外部クロ
ックから前記内部クロックを発生する経路が選択される
ことを特徴とする。

【００１８】請求項８に記載したように、請求項７のデ
ータ転送システムにおいて、前記クロック発生手段は、
前記外部クロックからデータ転送のステージ数とひとか
たまりのデータとして転送されるデータ数とで決まる１
つの内部クロックを生成し、前記１つの内部クロックか
ら一連の経路を経て複数の内部クロックを生成すること
を特徴とする。

【００１９】また、この発明の請求項９に記載したデー
タ転送方法は、制御クロックに同期して、各々がデータ
転送に必要な一部の作業を行う連続した一連の複数のス
テージを有するシステムにおいて、前記システムに供給
される外部クロックに基づいて内部クロックを生成する
第１のステップと、前記連続した一連の複数のステージ
に前記外部クロック及び前記第１のステップで生成した
内部クロックを選択的に供給し、転送される１つのデー
タに着目するとき、前記ステージを順次動作させてデー
タ転送し、且つ複数のステージが同時にデータ転送を行
うパイプライン制御を行う第２のステップと、前記外部
クロックと前記内部クロックを選択的に切り替えて前記
各ステージの動作を制御することにより、パイプライン
段数を変更する第３のステップとを具備することを特徴
としている。

【００２０】請求項１０に記載したように、請求項９の
データ転送方法において、前記第１のステップにおい
て、アクセス開始から幾つ目の外部クロックでデータを
出力するかを表すレーテンシ数に従って、前記外部クロ
ックから前記内部クロックを生成することを特徴とす
る。

【００２１】請求項１１に記載したように、請求項１０
のデータ転送方法において、前記第１のステップにおい
て、前記外部クロックから一連の遅延を持って内部クロ
ックを生成することを特徴とする。

【００２２】請求項１２に記載したように、請求項９の
データ転送方法において、前記連続した一連の複数のス
テージを全て前記外部クロックで制御する第１のモード
と、先頭のステージのみを前記外部クロックで制御し、
他のステージを前記内部クロックで制御する第２のモー
ドとを有することを特徴とする。

【００２３】請求項１３に記載したように、請求項９の
データ転送方法において、前記連続した一連の複数のス
テージの先頭のステージと中間の少なくとも１つのステ
ージを前記外部クロックで制御し、これらのステージ以
外のステージを前記第１のステップで生成した前記内部
クロックで制御するモードを有することを特徴とする。

【００２４】この発明の請求項１４に記載したデータ転
送方法は、制御クロックに同期して、各々がデータ転送
に必要な一部の作業を行う連続した一連の複数のステー
ジを有するシステムにおいて、前記システムに供給され
る外部クロックに基づいて内部クロックを生成する第１
のステップと、前記連続した一連の複数のステージに前
記第１のステップで生成した内部クロックを選択的に供
給し、転送される１つのデータまたは２つ以上のまとま
りとして同時に転送されるデータに着目するとき、前記
ステージを順次動作させてデータ転送し、且つ複数のス
テージが同時にデータ転送を行うパイプライン制御を行
う第２のステップと、外部から供給された制御信号に応
答して、前記内部クロックを選択的に切り替えることに
より、パイプライン段数を変更する第３のステップとを
具備することを特徴としている。

【００２５】請求項１５に記載したように、請求項１４
のデータ転送方法において、前記第１のステップにおい
て、アクセス開始から幾つ目の前記外部クロックでデー
タを出力するかを表すレーテンシ数に従って、前記外部
クロックから前記内部クロックを生成することを特徴と
する。

【００２６】請求項１６に記載したように、請求項１５
のデータ転送方法において、前記第１のステップにおい
て、前記外部クロックからデータ転送のステージ数とひ
とかたまりのデータとして転送されるデータ数とで決ま
る１つの内部クロックを生成し、前記１つの内部クロッ
クから複数の内部クロックを生成することを特徴とす
る。

【００２７】更に、この発明の請求項１７に記載した半
導体記憶装置は、データバーストの先頭アドレスが取り
込まれ、このアドレスから一連のアドレスを生成するア
ドレス発生回路と、前記アドレス発生回路で生成された
アドレスをデコードしてセンスアンプの選択信号を生成
するカラムデコーダとを含む第１のステージと、前記選
択信号をラッチし、前記センスアンプとデータ転送線を
接続してデータを転送する第２のステージと、前記デー
タ転送線に転送されたデータをセンスし、ラッチするＤ
Ｑバッファ及び前記ＤＱバッファにラッチされたデータ
を出力ドライバに転送する第３のステージと、前記出力
ドライバにデータをラッチし、チップの外部に出力する
第４のステージと、外部クロックに基づいて内部クロッ
クを生成するクロック発生手段を有し、前記外部クロッ
ク及び前記内部クロックを前記第１ないし第４のステー
ジに選択的に供給して各ステージをパイプライン制御す
る制御手段と、前記外部クロックと前記クロック発生手
段で発生した内部クロックを選択的に切り替えて前記各
ステージの動作を変更することにより、レーテンシ数に
応じてパイプライン段数を切り替える切り替え手段とを
具備することを特徴としている。

【００２８】請求項１８に記載したように、請求項１７
の半導体記憶装置において、前記クロック発生手段は、
前記レーテンシ数に従って、前記外部クロックから前記
内部クロックを生成することを特徴とする。

【００２９】請求項１９に記載したように、請求項１８
の半導体記憶装置において、前記クロック発生手段は、
前記外部クロックから一連の遅延を持って内部クロック
を生成することを特徴とする。

【００３０】この発明の請求項２０に記載した半導体記
憶装置は、データバーストの先頭アドレスが取り込ま
れ、このアドレスから一連のアドレスを生成するアドレ
ス発生回路と、前記アドレス発生回路で生成されたアド
レスをデコードしてセンスアンプの選択信号を生成する
カラムデコーダとを含む第１のステージと、前記選択信
号をラッチし、前記センスアンプとデータ転送線を接続
してデータを転送する第２のステージと、前記データ転
送線に転送されたデータをセンスし、ラッチするＤＱバ
ッファ及び前記ＤＱバッファにラッチされたデータを出
力ドライバに転送する第３のステージと、前記出力ドラ
イバにデータをラッチし、チップの外部に出力する第４
のステージと、外部クロックに基づいて内部クロックを
生成するクロック発生手段を有し、前記内部クロックを
前記第１ないし第４のステージに選択的に供給して各ス
テージをパイプライン制御する制御手段と、外部から供
給されたレーテンシ数に応じた制御信号に応答して、前
記クロック発生手段の前記内部クロックを生成する経路
を選択的に切り替えて前記各ステージの動作を変更する
ことにより、パイプライン段数を切り替える切り替え手
段とを具備することを特徴としている。

【００３１】請求項２１に記載したように、請求項２０
の半導体記憶装置において、前記クロック発生手段は、
前記レーテンシ数に従って、前記外部クロックから前記
内部クロックを発生する経路が選択されることを特徴と
する。

【００３２】請求項２２に記載したように、請求項２１
の半導体記憶装置において、前記クロック発生手段は、
前記外部クロックからデータ転送のステージ数とひとか
たまりのデータとして転送されるデータ数とで決まる１
つの内部クロックを生成し、前記１つの内部クロックか
ら一連の経路を経て複数の内部クロックを生成すること
を特徴とする。

【００３３】この発明の請求項２３に記載したメモリシ
ステムは、メモリチップと、前記メモリチップにクロッ
クを供給し、メモリチップからのデータの読み出し及び
書き込みを制御するＣＰＵと、前記メモリチップと前記
ＣＰＵとの間でデータの授受を行うためのバスとを備え
たメモリシステムにおいて、前記メモリチップは、制御
クロックに同期して、各々がデータ転送に必要な一部の
作業を行う連続した一連の複数のステージを有し、転送
される１つのデータに着目するとき、前記ステージを順
次動作させてデータ転送し、且つ複数のステージが同時
にデータ転送を行うパイプライン制御を行う制御手段
と、前記制御手段に前記ＣＰＵから供給されるクロック
に基づいて内部クロックを生成するクロック発生手段
と、前記ＣＰＵから供給されるクロックと前記クロック
発生手段で生成した内部クロックとを選択的に切り替え
て前記各ステージの動作を制御するクロック切り替え手
段とを具備することを特徴としている。

【００３４】この発明の請求項２４に記載したメモリシ
ステムは、メモリチップと、前記メモリチップにクロッ
ク及び制御信号を供給し、メモリチップからのデータの
読み出し及び書き込みを制御するＣＰＵと、前記メモリ
チップと前記ＣＰＵとの間でデータの授受を行うための
バスとを備えたメモリシステムにおいて、前記メモリチ
ップは、制御クロックに同期して、各々がデータ転送に
必要な一部の作業を行う連続した一連の複数のステージ
を有し、転送される１つのデータまたは２つ以上のまと
まりとして同時に転送されるデータに着目するとき、前
記ステージを順次動作させてデータ転送し、且つ複数の
ステージが同時にデータ転送を行うパイプライン制御を
行う制御手段と、前記ＣＰＵから供給されるクロックに
基づいて内部クロックを生成し、前記制御手段に供給す
ることにより各ステージの動作を制御するクロック発生
手段と、前記ＣＰＵから供給された制御信号に応答し
て、前記クロック発生手段の前記内部クロックを生成す
る経路を選択的に切り替える経路切り替え手段とを具備
することを特徴としている。

【００３５】この発明の請求項２５に記載したメモリシ
ステムは、メモリチップと、前記メモリチップにクロッ
クを供給し、メモリチップからのデータの読み出し及び
書き込みを制御するＣＰＵと、前記メモリチップと前記
ＣＰＵとの間でデータの授受を行うためのバスとを備え
たメモリシステムにおいて、前記メモリチップは、デー
タバーストの先頭アドレスが取り込まれ、このアドレス
から一連のアドレスを生成するアドレス発生回路と、前
記アドレス発生回路で生成されたアドレスをデコードし
てセンスアンプの選択信号を生成するカラムデコーダと
を含む第１のステージと、前記選択信号をラッチし、前
記センスアンプとデータ転送線を接続してデータを転送
する第２のステージと、前記データ転送線に転送された
データをセンスし、ラッチするＤＱバッファ及び前記Ｄ
Ｑバッファにラッチされたデータを出力ドライバに転送
する第３のステージと、前記出力ドライバにデータをラ
ッチし、チップの外部に出力する第４のステージと、前
記ＣＰＵから供給されるクロックに基づいて内部クロッ
クを生成するクロック発生手段を有し、前記ＣＰＵから
供給されるクロック及び前記内部クロックを前記第１な
いし第４のステージに選択的に供給して各ステージをパ
イプライン制御する制御手段と、前記ＣＰＵから供給さ
れるクロックと前記クロック発生手段で発生した内部ク
ロックを選択的に切り替えて前記各ステージの動作を変
更することにより、レーテンシ数に応じてパイプライン
段数を切り替える切り替え手段とを具備することを特徴
としている。

【００３６】この発明の請求項２６に記載したメモリシ
ステムは、メモリチップと、前記メモリチップにクロッ
ク及びレーテンシ数に応じた制御信号を供給し、メモリ
チップからのデータの読み出し及び書き込みを制御する
ＣＰＵと、前記メモリチップと前記ＣＰＵとの間でデー
タの授受を行うためのバスとを備えたメモリシステムに
おいて、前記メモリチップは、データバーストの先頭ア
ドレスが取り込まれ、このアドレスから一連のアドレス
を生成するアドレス発生回路と、前記アドレス発生回路
で生成されたアドレスをデコードしてセンスアンプの選
択信号を生成するカラムデコーダとを含む第１のステー
ジと、前記選択信号をラッチし、前記センスアンプとデ
ータ転送線を接続してデータを転送する第２のステージ
と、前記データ転送線に転送されたデータをセンスし、
ラッチするＤＱバッファ及び前記ＤＱバッファにラッチ
されたデータを出力ドライバに転送する第３のステージ
と、前記出力ドライバにデータをラッチし、チップの外
部に出力する第４のステージと、前記ＣＰＵから供給さ
れるクロックに基づいて内部クロックを生成するクロッ
ク発生手段を有し、前記内部クロックを前記第１ないし
第４のステージに選択的に供給して各ステージをパイプ
ライン制御する制御手段と、前記レーテンシ数に応じた
制御信号に応答して、前記クロック発生手段の前記内部
クロックを生成する経路を選択的に切り替えて前記各ス
テージの動作を変更することにより、パイプライン段数
を切り替える切り替え手段とを具備することを特徴とし
ている。

【００３７】請求項２７に記載したように、請求項２３
ないし２６いずれか１つの項に記載のメモリシステムに
おいて、前記メモリチップから読み出されたデータが前
記バスを介して供給され、このデータに基づいて制御さ
れる少なくとも１つの電子機器を更に具備することを特
徴とする。

【００３８】請求項２８に記載したように、請求項２３
ないし２７いずれか１つの項に記載のメモリシステムに
おいて、前記メモリチップに前記バスを介してアドレス
を供給するコントローラを更に具備することを特徴とす
る。

【００３９】請求項１のような構成によれば、クロック
発生手段によって外部クロックから内部クロックを生成
し、クロック切り替え手段によって前記外部クロックと
前記内部クロックとを選択的に切り替えることにより、
システムの各ステージを制御するクロックを変えてレー
テンシを変更するので、データ転送区間の個々の制御を
変更することなくレーテンシの変更に容易に対応でき、
パイプラインの段数を変更することなく様々なレーテン
シ要求に柔軟に対応できる。

【００４０】請求項２に示すように、前記内部クロック
をレーテンシ数に従って外部クロックから生成すれば、
容易にレーテンシ数に応じた内部クロックを生成でき
る。

【００４１】請求項３に示すように、外部クロックから
一連の遅延を持って内部クロックを生成すれば、更に容
易にレーテンシ数に応じた内部クロックを生成でき、内
部クロックが重畳するのを防止できる。

【００４２】請求項４に示すように、一連の複数のステ
ージを全て外部クロックで制御すると、ステージの段数
に等しいレーテンシとなり、先頭のステージのみを外部
クロックで制御し、他のステージを内部クロックで制御
するとレーテンシは１となる。

【００４３】請求項５に示すように、外部クロックと内
部クロックを選択的に用いて各ステージを制御すると、
ステージの段数に等しいレーテンシと選択したステージ
に応じたレーテンシを選択的に切り替えることができ
る。

【００４４】請求項６のような構成によれば、クロック
発生手段によって外部クロックから内部クロックを生成
し、クロック切り替え手段によってシステムの各ステー
ジに供給する制御クロックとして前記外部クロックと前
記内部クロックとを選択的に切り替えることができる。
よって、データ転送区間の個々の制御を変更することな
くレーテンシの変更に容易に対応でき、パイプラインの
段数を変更することなく様々なレーテンシ要求に柔軟に
対応できるパイプライン方式のデータ転送システムが得
られる。

【００４５】請求項７に示すように、レーテンシ数に従
って外部クロックから内部クロックを発生する経路を選
択することにより、レーテンシ数に対応した内部クロッ
クを容易に生成できる。

【００４６】請求項８に示すように、１つの内部クロッ
クを生成した後、この内部クロックから一連の経路を経
て複数の内部クロックを生成すれば、容易に複数の内部
クロックを生成できる。

【００４７】請求項９のような方法によれば、外部クロ
ックに基づいて内部クロックを生成し、外部クロックと
内部クロックとを選択的に切り替えて各ステージの動作
を制御することにより、パイプライン段数を変更するの
で、データ転送区間の個々の制御を変更することなくレ
ーテンシの変更に容易に対応でき、パイプラインの段数
を変更することなく様々なレーテンシ要求に柔軟に対応
できるパイプライン方式のデータ転送方法が得られる。

【００４８】請求項１０に示すように、レーテンシ数に
従って外部クロックから内部クロックを生成すれば、容
易にレーテンシ数に応じた内部クロックを生成できる。

【００４９】請求項１１に示すように外部クロックから
一連の遅延を持って内部クロックを生成すれば、更に容
易にレーテンシ数に応じた内部クロックを生成でき、内
部クロックが重畳するのを防止できる。

【００５０】請求項１２に示すように、一連の複数のス
テージを全て外部クロックで制御すると、ステージの段
数に等しいレーテンシとなり、先頭のステージのみを外
部クロックで制御し、他のステージを内部クロックで制
御するとレーテンシは１となる。

【００５１】請求項１３に示すように、外部クロックと
内部クロックを選択的に用いて各ステージを制御する
と、ステージの段数に等しいレーテンシと選択したステ
ージに応じたレーテンシを選択的に切り替えることがで
きる。

【００５２】請求項１４のような方法によれば、外部ク
ロックに基づいて内部クロックを生成し、外部から供給
された制御信号に応答して、前記内部クロックを選択的
に切り替えることができる。よって、データ転送区間の
個々の制御を変更することなくレーテンシの変更に容易
に対応でき、パイプラインの段数を変更することなく様
々なレーテンシ要求に柔軟に対応できるパイプライン方
式のデータ転送方法が得られる。

【００５３】請求項１５に示すように、レーテンシ数に
従って外部クロックから内部クロックを生成すれば、容
易にレーテンシ数に応じた内部クロックを生成でき、請
求項１６に示すように１つの内部クロックを生成し、こ
の内部クロックから複数の内部クロックを生成すれば、
更に容易にレーテンシ数に応じた内部クロックを生成で
きる。

【００５４】請求項１７のような構成によれば、第１な
いし第４のステージを制御手段でパイプライン制御し、
外部クロックとクロック発生手段で発生した内部クロッ
クを選択的に切り替えて各ステージの動作を変更するこ
とにより、必要とするレーテンシ数に応じてパイプライ
ン段数を切り替えることができる。よって、レーテンシ
を変更して動作させる場合に、予め考慮したレーテンシ
以外のレーテンシに対しても容易に対応でき、様々な要
求に柔軟に対応できるクロック同期型の半導体記憶装置
が得られる。

【００５５】請求項１８に示すように、レーテンシ数に
従って外部クロックから内部クロックを生成すれば、容
易にレーテンシ数に応じた内部クロックを生成できる。

【００５６】請求項１９に示すように外部クロックから
一連の遅延を持って内部クロックを生成すれば、更に容
易にレーテンシ数に応じた内部クロックを生成でき、内
部クロックが重畳するのを防止できる。

【００５７】請求項２０のような構成によれば、内部ク
ロックを第１ないし第４のステージに選択的に供給して
各ステージをパイプライン制御し、外部から供給された
レーテンシ数に応じた制御信号に応答して、内部クロッ
クを生成する経路を選択的に切り替えて各ステージの動
作を変更することができる。よって、レーテンシを変更
して動作させる場合に、予め考慮したレーテンシ以外の
レーテンシに対しても制御信号で容易に対応でき、様々
な要求に柔軟に対応できるクロック同期型の半導体記憶
装置が得られる。

【００５８】請求項２１に示すように、レーテンシ数に
従って外部クロックから内部クロックを生成すれば、容
易にレーテンシ数に応じた内部クロックを生成できる。

【００５９】請求項２２に示すように１つの内部クロッ
クを生成し、この内部クロックから複数の内部クロック
を生成すれば、更に容易にレーテンシ数に応じた内部ク
ロックを生成できる。

【００６０】請求項２３のような構成によれば、ＣＰＵ
から供給されたクロックからクロック発生手段によって
内部クロックを生成し、クロック切り替え手段によって
前記ＣＰＵから供給されたクロックと前記内部クロック
とを選択的に切り替えることにより、各ステージを制御
するクロックを変えてレーテンシを変更するので、デー
タ転送区間の個々の制御を変更することなくレーテンシ
の変更に容易に対応でき、パイプラインの段数を変更す
ることなく様々なレーテンシ要求に柔軟に対応できるメ
モリシステムを構築できる。

【００６１】請求項２４のような構成によれば、ＣＰＵ
から供給されたクロックからクロック発生手段によって
内部クロックを生成し、クロック切り替え手段によって
システムの各ステージに供給する制御クロックとして前
記ＣＰＵから供給されたクロックと前記内部クロックと
を選択的に切り替えることができる。よって、データ転
送区間の個々の制御を変更することなくレーテンシの変
更に容易に対応でき、パイプラインの段数を変更するこ
となく様々なレーテンシ要求に柔軟に対応できるメモリ
システムを構築できる。

【００６２】請求項２５のような構成によれば、第１な
いし第４のステージを制御手段でパイプライン制御し、
ＣＰＵから供給されたクロックとクロック発生手段で発
生した内部クロックを選択的に切り替えて各ステージの
動作を変更することにより、必要とするレーテンシ数に
応じてパイプライン段数を切り替えることができる。よ
って、レーテンシを変更して動作させる場合に、予め考
慮したレーテンシ以外のレーテンシに対しても容易に対
応でき、様々な要求に柔軟に対応できるメモリシステム
を構築できる。

【００６３】請求項２６のような構成によれば、内部ク
ロックを第１ないし第４のステージに選択的に供給して
各ステージをパイプライン制御し、ＣＰＵから供給され
たレーテンシ数に応じた制御信号に応答して、内部クロ
ックを生成する経路を選択的に切り替えて各ステージの
動作を変更することができる。よって、レーテンシを変
更して動作させる場合に、予め考慮したレーテンシ以外
のレーテンシに対しても制御信号で容易に対応でき、様
々な要求に柔軟に対応できるメモリシステムを構築でき
る。

【００６４】請求項２７に示すように、メモリチップか
ら読み出したデータをバスを介して電子機器に供給する
ことにより、ＣＰＵの制御によりメモリチップの記憶デ
ータに基づいて電子機器を制御できる。

【００６５】請求項２８に示すように、メモリチップの
アドレスは、ＣＰＵからだけではなくコントローラから
供給することもできる。

【００６６】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明のデー
タ転送システム及びデータ転送方法を採用したシンクロ
ナスＤＲＡＭのレーテンシ４とレーテンシ１におけるデ
ータ転送ステージとパイプラインの段数の状態を示すタ
イミングチャート、図２は上記シンクロナスＤＲＡＭの
概略構成を示すブロック図、図３は上記図２に示したシ
ンクロナスＤＲＡＭにおけるデータ転送経路上の回路と
ステージとの関係を概略的に示す回路図である。

【００６７】図２に示す如く、シンクロナスＤＲＡＭの
チップ１１中には、メモリセルアレイ１２、ロウアドレ
スバッファ１３、ロウデコーダ１４、カラムアドレスバ
ッファ１５、アドレスカウンタ１６、カラムデコーダ１
７、ラッチ回路１８、センスアンプ１９、カラムゲート
２０、ＤＱバッファ２１、出力ドライバ２２、コントロ
ーラ２３、ＤＱ線２５及びＲＷＤ線２６等が含まれてい
る。上記コントローラ２３は、シンクロナスＤＲＡＭに
おける各回路の動作を制御するもので、チップ１１の外
部から供給されたシステムクロック（外部クロック）Ｃ
ＬＫから内部クロックＣＫ０〜ＣＫ３を生成する内部ク
ロック発生回路２４を備えている。この内部クロック発
生回路２４は、レーテンシを切り替えるための信号ＳＬ
ＴＣで制御され、上記内部クロックＣＫ０〜ＣＫ３が異
なるレーテンシに対応したクロックになるように切り替
えられる。上記メモリセルアレイ１２中には、メモリセ
ルが行列状に配置されている。ロウアドレスバッファ１
３には、ロウアドレス信号ＲＡddが供給される。このロ
ウアドレスバッファ１３の出力信号は上記ロウデコーダ
１４でデコードされ、ワード線ＷＬ，ＷＬ，…が選択さ
れることにより、上記メモリセルアレイ１２中のメモリ
セルの行が選択される。カラムアドレスバッファ１５に
は、カラムアドレス信号ＣＡddが供給される。このカラ
ムアドレスバッファ１５の出力信号はアドレスカウンタ
１６に供給され、このアドレスカウンタ１６が上記内部
クロック発生回路２４から出力される内部クロック信号
ＣＫ０に応答して順次カウントアップされることによ
り、内部カラムアドレスが生成される。この内部カラム
アドレスは上記カラムデコーダ１７でデコードされ、デ
コード出力はラッチ回路１８に供給される。ラッチ回路
１８は上記内部クロック発生回路２４から出力される内
部クロックＣＫ１に応答して上記デコード出力をラッチ
する。このラッチ回路１８の出力信号は、上記カラムゲ
ート２０に供給される。

【００６８】上記メモリセルアレイ１２中のメモリセル
の各列にはビット線ＢＬ，ＢＬ，…が接続されており、
これらビット線ＢＬ，ＢＬ，…の電位が上記センスアン
プ１９によって増幅される。上記カラムゲート２０は、
上記ラッチ回路１８にラッチされたデータに応じてセン
スアンプ１９の出力を選択し、選択したセンスアンプ１
９に接続されているビット線ＢＬ上のデータをＤＱ線２
５に供給する。上記ＤＱ線２５にはＤＱバッファ２１が
接続され、このＤＱバッファ２１は上記内部クロック発
生回路２４から出力される内部クロック信号ＣＫ２に応
答して上記ＤＱ線２５上を転送されたデータを取り込
む。上記ＤＱバッファ２１の出力信号は、ＲＷＤ線２６
に供給される。このＲＷＤ線２６には出力ドライバ２２
が接続され、上記内部クロック発生回路２４から出力さ
れる内部クロック信号ＣＫ３に応答して上記ＲＷＤ線２
６上を転送されたデータを取り込み、選択したメモリセ
ルに記憶されていたデータを出力信号Ｄｏｕｔとして出
力する。

【００６９】図３は、上記図２に示したシンクロナスＤ
ＲＡＭにおいて、ステージ制御に関係する回路部を抽出
して示しており、アドレスを入力するサイクルからデー
タが出力されるサイクルまでの間のデータ転送経路を概
略的に示している。この図３では、各ステージを分ける
ゲートをクロックトインバータを用いて等価的に表して
いる。ここでは、これらのクロックトインバータは、ク
ロックの立ち上がりタイミングのみでデータ転送を瞬間
的に行うものとする。すなわち、クロックの立ち上がり
の瞬間だけゲートが開いてデータを転送する。

【００７０】レーテンシ４を実現するためには、データ
が１つずつ転送されるとするとパイプラインの段数とし
ては４段必要である。よって、カラムアドレスが確定し
てからのデータ転送経路を４つに分け、これらをデータ
転送のステージＳ０，Ｓ１，Ｓ２，Ｓ３としている。ス
テージＳ０は、データバーストの先頭アドレスを取り込
むアドレスバッファ１５、このアドレスから一連のアド
レスを発生するアドレスカウンタ１６、及び生成された
一連のアドレスをデコードしてカラム選択信号ＣＳＬｉ
を生成するカラムデコーダ１７を含んでいる。外部クロ
ックＣＬＫとアドレスの取り込みコマンドに対応する信
号ＣＯＭが共にハイレベルになったとき、カラムアドレ
スのビットＡｉがカラムアドレスバッファ１５に取り込
まれ、アドレスカウンタ１６にセットされる。アドレス
カウンタ１６は、内部クロックＣＫ０に応答してカウン
トアップ動作を行い、内部カラムアドレスのビットｉｎ
ｔＡｉを順次発生する。これによって、シンクロナスＤ
ＲＡＭのバーストデータ出力のカラムアドレスが順次生
成され、カラムデコーダ１７でデコードされる。ステー
ジＳ１は、上記デコーダ１７から出力されたカラム選択
信号ＣＳＬｉをラッチするラッチ回路１８、メモリセル
アレイ１２、センスアンプ１９、カラムゲート２０及び
ＤＱ線２５等を含んでいる。上記ラッチ回路１８は内部
クロックＣＫ１に応答して上記カラム選択信号ＣＳＬｉ
をラッチする。このラッチ回路１８にラッチされたカラ
ム選択信号ＣＳＬｉによってカラムゲート２０が制御さ
れ、信号ＣＳＬｉによって選択されたセンスアンプ１９
からビット線ＢＬを介してＤＱ線２５にデータが転送さ
れる。ステージＳ２は、上記ＤＱ線２５上を転送された
データをセンスし、ラッチするＤＱバッファ２１及びＲ
ＷＤ線２６を含んでいる。このＤＱバッファ２１は、内
部クロックＣＫ２の立ち上がりに応答して上記ＤＱ線２
５上のデータをラッチし、ＲＷＤ線２６上に出力する。
ステージＳ３は、出力ドライバ２２を含んでおり、この
出力ドライバ２２の出力信号Ｄｏｕｔがチップ１１の外
部に出力される。上記出力ドライバ２２は、内部クロッ
クＣＫ３の立ち上がりタイミングに応答してＲＷＤ線２
６上を転送されたデータをラッチする。

【００７１】上記のような構成において、各ステージＳ
０〜Ｓ３は、上記コントローラ２３中に設けられた内部
クロック発生回路２４から出力される内部クロックＣＫ
０〜ＣＫ３によって制御され、内部クロックＣＫ０〜Ｃ
Ｋ３がハイレベルに立ち上がった時に次のステージに順
次データが転送されるようになっている。１つのデータ
に着目すれば、ステージＳ０，Ｓ１，Ｓ２，Ｓ３の順に
順次データが転送され、ステージＳ３から出力信号Ｄｏ
ｕｔとして出力される。これらのステージはどのサイク
ルにおいてもデータ転送の動作を行っており、パイプラ
イン段数は４になる。

【００７２】次に、図２及び図３に示したシンクロナス
ＤＲＡＭの動作をレーテンシが４と１を切り替える場合
を例に取って図１のタイミングチャートにより説明す
る。図１では、１つのデータに着目したとき、各クロッ
クサイクルでそのデータが制御を受けるステージＳ０〜
Ｓ３を枠２７，２７，…で囲って示している。一連のス
テージの制御をレーテンシ４と１に対応させるには、上
記コントローラ２３中の内部クロック発生回路２４でシ
ステムクロック（外部クロック）ＣＬＫから内部クロッ
クＣＫ０〜ＣＫ３を生成する際、レーテンシに応じて内
部クロックＣＫ０〜ＣＫ３を選択的に切り替える。すな
わち、レーテンシが４の場合には、内部クロックＣＫ０
〜ＣＫ３を外部クロックＣＬＫと同じタイミング（外部
クロックＣＬＫを内部クロックＣＫ０〜ＣＫ３として供
給するのと等価）とし、これら内部クロックＣＫ０〜Ｃ
Ｋ３を用いてデータ転送の各ステージＳ０〜Ｓ３を制御
する。これに対し、レーテンシが１の場合には、内部ク
ロックＣＫ０をシステムクロックＣＬＫと同じタイミン
グ（外部クロックＣＬＫを内部クロックＣＫ０として供
給するのと等価）とし、且つ内部クロックＣＫ１〜ＣＫ
３は上記内部クロックＣＫ０を順次遅延したクロック
（但し、外部クロックＣＬＫの１サイクル内）とする。
そして、これら順次遅れてハイレベルとなる一連の内部
クロックＣＫ０〜ＣＫ３を用いてデータ転送の各ステー
ジＳ０〜Ｓ３を制御する。

【００７３】時刻ｔ０にレーテンシを切り替えるための
信号ＳＬＴＣがハイレベルとなるとレーテンシ４（ＬＴ
Ｃ＝４）が選択され、内部クロックＣＫ０〜ＣＫ３は外
部クロックＣＬＫと同じタイミングのクロックとなる。
この結果、各ステージＳ０〜Ｓ３は毎サイクル動作状態
となり、４つのステージＳ０〜Ｓ３が全てのサイクルで
動作状態となる。すなわち、ステージＳ０〜Ｓ２にデー
タが転送されるまでの最初の３サイクルを除いて、４つ
の枠２７，２７，…が各サイクルで重なる。この制御の
状態は、従来のパイプライン制御方式と同様である。

【００７４】一方、時刻ｔ０に信号ＳＬＴＣがローレベ
ルとなると、レーテンシ１（ＬＴＣ＝１）が選択され、
内部クロックＣＫ０は外部クロックＣＬＫと同じタイミ
ングのクロック、内部クロックＣＫ１〜ＣＫ３は上記内
部クロックＣＫ０を順次遅延したクロックとなる。これ
によって、各ステージＳ０〜Ｓ３は重複することなく順
次データの転送制御が行われ、枠２７，２７，…が重な
ることはなく、パイプライン段数は１となる。すなわ
ち、パイプライン動作はしない。

【００７５】上述したデータ転送動作において、１つの
データに着目すると、データ転送のためのステージＳ０
〜Ｓ３の制御はレーテンシによらず同じであり、レーテ
ンシが減少すると、同時にデータ転送を行っているステ
ージ数すなわちパイプライン段数が減少する。また、パ
イプライン段数が減少するので、パイプラインデータ転
送に関わるパワーも当然減少する。

【００７６】図４は、上記図２に示した回路における内
部クロック発生回路２４の構成例を示している。このク
ロック発生回路２４は、外部クロック（システムクロッ
ク）ＣＬＫから各ステージＳ０〜Ｓ３を制御するための
内部クロックＣＫ０〜ＣＫ３を生成するものであり、信
号ＳＬＴＣのレベルに応じてレーテンシ４と１を切り替
えるために、生成される内部クロックが変化する。上記
内部クロック発生回路２４は、バッファ２８、ナンドゲ
ート２９−１〜２９−４、インバータ３０、遅延回路３
１−１〜３１−３及びナンドゲート３２−１〜３２−３
を含んで構成されている。上記バッファ２８の入力端に
は外部クロックＣＬＫが供給され、出力端から上記外部
クロックＣＬＫをバッファリングした信号を内部クロッ
クＣＫ０として出力する。上記ナンドゲート２９−１の
一方の入力端には上記信号ＳＬＴＣが供給され、他方の
入力端には外部クロックＣＬＫが供給され、その出力が
それぞれ上記ナンドゲート３２−１〜３２−３の一方の
入力端に供給される。また、上記信号ＳＬＴＣは、上記
インバータ３０を介して上記ナンドゲート２９−２〜２
９−４の一方の入力端に供給される。上記ナンドゲート
２９−２の他方の入力端には外部クロックＣＬＫが遅延
回路３１−１を介して供給され、その出力が上記ナンド
ゲート３２−１の他方の入力端に供給される。上記ナン
ドゲート２９−３の他方の入力端には上記ナンドゲート
３２−１から出力される内部クロックＣＫ１が遅延回路
３１−２を介して供給され、その出力が上記ナンドゲー
ト３２−２の他方の入力端に供給される。上記ナンドゲ
ート２９−４の他方の入力端には上記ナンドゲート３２
−２から出力される内部クロックＣＫ２が遅延回路３１
−３を介して供給され、その出力が上記ナンドゲート３
２−３の他方の入力端に供給される。そして、上記バッ
ファ２８、ナンドゲート３２−１〜３２−３からそれぞ
れ出力される内部クロックＣＫ０〜ＣＫ３が各ステージ
Ｓ０〜Ｓ３に供給され、その動作が制御されるようにな
っている。

【００７７】上記のような構成において、信号ＳＬＴＣ
がハイレベルの時は、内部クロックＣＫ０〜ＣＫ３は全
て外部クロックＣＬＫがバッファリングされたもの、換
言すれば、内部クロックＣＫ０〜ＣＫ３は外部クロック
ＣＬＫと同じタイミングのクロックとなる。この結果、
各ステージＳ０〜Ｓ３は毎サイクル同時に動作し、図１
に示したようなレーテンシ４の動作を行う。

【００７８】これに対し、信号ＳＬＴＣがローレベルの
時には、内部クロックＣＫ０は外部クロックＣＬＫがバ
ッファリングされたものとなる。また、内部クロックＣ
Ｋ１は外部クロックＣＬＫから遅延回路３１−１による
遅延時間を経て生じ、内部クロックＣＫ２は内部クロッ
クＣＫ１から遅延回路３１−２による遅延時間を経て、
内部クロックＣＫ３は内部クロックＣＫ２から遅延回路
３１−３による遅延時間を経てそれぞれ生ずる。これら
各遅延回路３１−１〜３１−３による遅延時間は、レー
テンシ４の場合の外部クロックＣＬＫの１サイクルと同
程度に設定される。このようにして、内部クロックＣＫ
１から内部クロックＣＫ２，ＣＫ３が順次発生される。
そして、これら内部クロックＣＫ０〜ＣＫ３によって各
ステージＳ０〜Ｓ３が制御されることにより、レーテン
シ１の動作が実現される。

【００７９】このような構成並びに方法によれば、デー
タ転送区間の個々の制御を変更することなくレーテンシ
の変更に容易に対応でき、パイプラインの段数を変更す
ることなく様々なレーテンシ要求に柔軟に対応できる。
また、レーテンシを変更して動作させる場合に、予め考
慮したレーテンシ以外のレーテンシに対しても容易に対
応でき、様々な要求に柔軟に対応できる。

【００８０】なお、上記図１ないし図４では、レーテン
シ４とレーテンシ１を切り替える場合を例に取って説明
したが、外部クロックＣＬＫからどのように内部クロッ
クを発生させるかによって様々なレーテンシの切り替え
に対応できる。図５はレーテンシがｎ（例えば４以上）
の場合に、レーテンシを１に切り替える内部クロック発
生回路であり、図４に示した回路に対応するものであ
る。図５に示す如く、レーテンシ数に応じてナンドゲー
ト２９−１〜２９−ｎ，３２−１〜３２（ｎ−１）及び
遅延回路３１−１〜３１−（ｎ−１）の段数を設定し、
内部クロックＣＫ０〜ＣＫ（ｎ−１）を生成すれば良
い。

【００８１】図６は、レーテンシ５とレーテンシ２の切
り替えを行う場合のタイミングチャートである。レーテ
ンシが５であるから、データ転送のステージは最小でも
Ｓ０〜Ｓ４の５段で構成する。データ転送ステージを２
つに分け、これら各々のステージを外部クロックＣＬＫ
から生成した内部クロックＣＫ０〜ＣＫ４で制御する。
パイプライン段としてのステージの数の分け方は、１段
と４段、２段と３段、３段と２段、４段と１段がある
が、この分け方はデータ転送ステージの構成に応じて決
定すれば良く、パイプライン制御が最も効率的となるよ
うな分け方を採用するのが好ましい。この際、１段と４
段や４段と１段のように、分けたグループ間のステージ
数にアンバランスが大きいと、ステージ数の大きな方で
最小の外部クロック周期が決まるので、高速データ転送
の点からは不利となる。

【００８２】図６ではステージＳ０〜Ｓ４を３段と２段
に分けた場合を示している。レーテンシを切り替えるた
めの信号ＳＬＴＣがハイレベルのときには、内部クロッ
クＣＫ０〜ＣＫ４は外部クロックＣＬＫと同じタイミン
グのクロックとなる。よって、各ステージＳ０〜Ｓ４は
毎サイクル同時に動作し、図６に示すようなレーテンシ
５に対応した動作を行う。

【００８３】一方、信号ＳＬＴＣがローレベルのときに
は、前半のパイプライン段としてのステージＳ０からＳ
２が一連の内部クロックＣＫ０，ＣＫ１，ＣＫ２によっ
て転送制御され、後半のパイプライン段としてのステー
ジＳ３とＳ４は内部クロックＣＫ３とＣＫ４で駆動制御
される。ここで内部クロックＣＫ０とＣＫ３は外部クロ
ックＣＬＫと同じタイミングであり、内部クロックＣＫ
１，ＣＫ２は内部クロックＣＫ０が順次遅延されて発生
される。内部クロックＣＫ４は、内部クロックＣＫ１，
ＣＫ２とは独立に発生させることができる。これは後半
の２ステージを前半の３ステージ動作の間に働かせれば
良いからである。図６では、１つのデータに着目した時
のデータが制御される一連のステージを枠３３，３３，
…で囲って示している。ＬＴＣ＝２の場合、各クロック
サイクルで同時に２つの枠３３，３３でデータ転送がさ
れているので、パイプライン段数は２となる。

【００８４】図７は、上記図６と同じステージ構成のシ
ステムで、レーテンシ５とレーテンシ３の切り替えを実
現する場合のタイミングチャートである。ステージ数の
分け方は、１段と１段と３段、１段と２段と２段、１段
と３段と１段、２段と１段と２段、２段と２段と１段、
３段と１段と１段とがある。ここで、３段が含まれてい
る分け方は、最小クロック周期を長くしなければならず
高速なデータ転送を行うためには不利となる。

【００８５】図７ではステージＳ０〜Ｓ４を２段と２段
と１段に分けた場合を示している。レーテンシを切り替
えるための信号ＳＬＴＣがハイレベルのときには、図６
の場合と同様に内部クロックＣＫ０〜ＣＫ４は外部クロ
ックＣＬＫと同じタイミングのクロックとなり、各ステ
ージＳ０〜Ｓ４が毎サイクル同時に動作してレーテンシ
５に対応した動作を行う。

【００８６】これに対し、信号ＳＬＴＣがローレベルに
なると、内部クロックＣＫ０とＣＫ１でステージＳ０と
Ｓ１がそれぞれ制御される。ここで内部クロックＣＫ０
は外部クロックＣＬＫと同じタイミングである。また、
内部クロックＣＫ２とＣＫ３でステージＳ２とＳ３が制
御される。内部クロックＣＫ２は外部クロックＣＬＫと
同じタイミングである。更に、内部クロックＣＫ４でス
テージＳ４が制御される。内部クロックＣＫ４は外部ク
ロックＣＬＫと同じタイミングである。各クロックサイ
クルでは、３段のステージが時間的に重複して働くこと
になるので、パイプライン段数は３となる。

【００８７】図８（ａ）〜（ｃ）はそれぞれ、上記図６
及び図７のレーテンシの切り替えに対応したデータ転送
のステージと内部クロックとの関係を簡略化して示して
いる。

【００８８】データ転送のステージとは、データの格納
場所からデータを取り出し、出力するまでの一連の動作
をいくつかの部分に分けて行う際の１つ１つの動作区切
りであり、この動作区切りを転送データに対して順番に
実行することによってデータが出力される。この区切り
は任意であるが、なるべくどのステージの動作も同じ時
間で完了するように区切るのが効率的である。

【００８９】図８（ａ）はレーテンシ５、図８（ｂ）は
レーテンシ２、及び図８（ｃ）はレーテンシ３の場合の
各ステージＳ０〜Ｓ４と外部クロックＣＬＫ及び内部ク
ロックＣＫ０〜ＣＫ４との関係をブロック化して示して
いる。ステージＳ０に入力されたデータＤｉｎは、ステ
ージＳ１〜Ｓ３を順次転送され、ステージＳ４から転送
データＤｏｕｔとして出力される。図８（ａ）〜（ｃ）
において、外部クロックＣＬＫが直接入力されるステー
ジは、内部クロックが外部クロックＣＬＫと同じタイミ
ングであることを示している。内部クロックＣＫ０〜Ｃ
Ｋ４はそれぞれ、前述したように上記外部クロックＣＬ
Ｋに基づいて生成される。

【００９０】図９は、上記図８（ａ）〜（ｃ）に示した
ようなステージの制御を実現するための内部クロック発
生回路２４の構成例である。この回路は、バッファ２８
Ａ，２８Ｂ、ナンドゲート２９Ａ，２９Ａ，…，２９
Ｂ，２９Ｂ，…、インバータ３０Ａ，３０Ｂ、遅延回路
３１Ａ，３１Ａ，…，３１Ｂ，３１Ｂ，…、及びナンド
ゲート３２Ａ，３２Ａ，…，３２Ｂ，３２Ｂ，…を含ん
で構成されている。

【００９１】この回路の基本構成や動作は図４や図５の
回路と同様であるが、内部クロックＣＫ０〜ＣＫｎの生
成を内部クロックＣＫ０〜ＣＫｍとＣＫ（ｍ＋１）〜Ｃ
Ｋｎの２つに分けている点が異なる。ここで、内部クロ
ックＣＫ０とＣＫ（ｍ＋１）は外部クロックＣＬＫと同
じタイミングの信号である。図６に示したタイミングチ
ャートにおけるレーテンシ５と２の切り替えに対応させ
る内部クロック発生回路を構成する場合には、図９にお
けるｍ＝２、ｎ＝４とする。信号ＳＬＴＣがハイレベル
の時には全ての内部クロックＣＫ０〜ＣＫ４は外部クロ
ックＣＬＫと同じタイミングの信号となる。ローレベル
の時には、外部クロックＣＬＫによって一連の内部クロ
ックＣＫ０〜ＣＫｍが順次生成されるのと並行して、一
連の内部クロックＣＫ（ｍ＋１）〜ＣＫｎが順次生成さ
れる。そして、これら内部クロックＣＫ０〜ＣＫｍ及び
ＣＫ（ｍ＋１）〜ＣＫｎ、すなわち内部クロックＣＫ０
〜ＣＫ２及び内部クロックＣＫ３，ＣＫ４によって、対
応する各ステージＳ０〜Ｓ４が制御される。

【００９２】内部クロック発生回路を図７に示したタイ
ミングチャートにおけるレーテンシ５と３の切り替えに
対応させる場合には、内部クロック発生回路２４を３つ
のグループの内部クロックを個別に外部クロックＣＬＫ
から発生できるようにすれば良い。すなわち、図９に示
した内部クロックＣＫ０〜ＣＫｍを発生する第１グルー
プの回路と内部クロックＣＫ（ｍ＋１）〜ＣＫｎを発生
する第２グループの回路に加えて、これらの回路と同様
な構成で内部クロックＣＫ（ｎ＋１）〜ＣＫｏを発生す
る第３グループの回路を更に設ければ良い。同様に回路
を追加することにより、レーテンシ４やそれ以上にも拡
張できる。

【００９３】図１０は、上述した各実施の形態のような
固定したレーテンシの切り替えではなく、外部からの信
号で様々なレーテンシの切り替えに対応できるようにし
た内部クロック発生回路の構成例を示している。すなわ
ち、図９に示した回路における内部クロックＣＫ０やＣ
Ｋ（ｍ＋１）のような外部クロックＣＬＫと等しいタイ
ミングの内部クロックの位置を外部からの信号に応じて
自由に設定できるようにしたものである。内部クロック
ＣＫ０は、外部クロックＣＬＫをバッファ２８介して出
力することにより生成しており、内部クロックＣＫ０が
外部クロックＣＬＫと同じタイミングの信号であるのは
固定されている。各回路ブロック３５−１，３５−２，
…，３５−ｉ，…は、ナンドゲート２９，３２，３４、
インバータ３０及び遅延回路３１を含んで構成されてい
る。各ナンドゲート２９の一方の入力端には外部クロッ
クＣＬＫが供給され、他方の入力端にはレーテンシを切
り替えるための信号Ｐ１，Ｐ２，…，Ｐｉ，…が回路ブ
ロック毎に供給される。各ナンドゲート３２の一方の入
力端には、上記各ナンドゲート２９の出力信号が供給さ
れる。上記各ナンドゲート３４の一方の入力端には、該
当する回路ブロックに供給された信号Ｐ１，Ｐ２，…，
Ｐｉ，…がインバータ３０を介して供給され、その出力
が上記各ナンドゲート３２の他方の入力端に供給され
る。そして、上記回路ブロック３５−１中のナンドゲー
ト３４の他方の入力端に上記バッファ２８から出力され
た内部クロックＣＫ０が遅延回路３１を介して供給さ
れ、この回路ブロック３５−１中のナンドゲート３２か
ら内部クロックＣＫ１が出力される。この内部クロック
ＣＫ１は、回路ブロック３５−２中の遅延回路３１を介
してナンドゲート３４の他方の入力端に供給される。こ
れによって、回路ブロック３５−２中のナンドゲート３
２から内部クロックＣＫ２が出力されるとともに、この
内部クロックＣＫ２が次段の回路ブロックに供給され
る。以下、同様にして順次回路ブロックから内部クロッ
クが出力されるとともに、この内部クロックが次段の回
路ブロックに供給される。

【００９４】内部クロックＣＫｉを生成する回路ブロッ
ク３５−ｉに着目すると、レーテンシを切り替えるため
の信号Ｐｉがハイレベルの時には内部クロックＣＫｉは
外部クロックＣＬＫと等しいタイミングの信号になる。
一方、信号Ｐｉがローレベルの時は、内部クロックＣＫ
ｉはその前段の内部クロックＣＫ（ｉ−１）を遅延回路
３１で遅延した信号となる。従って、信号Ｐｉを選択し
てハイレベルにすれば、選択された内部クロックＣＫｉ
が外部クロックＣＬＫと等しいタイミングの信号とな
る。よって、外部から供給する信号Ｐ１，Ｐ２，…，Ｐ
ｉ，…で容易にレーテンシを切り替えることができる。

【００９５】例えば、図１０の回路を用いて図９と同じ
機能を得ようとする場合には、回路ブロック３５を“ｎ
−１”段設けて内部クロックＣＫ１〜ＣＫｎを生成する
とともに、外部クロックＣＬＫをバッファリングして内
部クロックＣＫ０を生成し、“ｍ＋１”段目（但し、ｍ
＜ｎ）に入力される信号Ｐ（ｍ＋１）をハイレベル、他
はローレベルとすれば良い。また、図１に示したレーテ
ンシ４と１の切り替えに対応するには、上記回路ブロッ
ク３５を３段設けて内部クロックＣＫ１〜ＣＫ３を生成
するとともに、外部クロックＣＬＫをバッファリングし
て内部クロックＣＫ０を生成し、レーテンシ４では全て
の信号Ｐ１〜Ｐ３をハイレベルとし、レーテンシ１では
全ての信号Ｐ１〜Ｐ３をローレベルとする。更に、図６
に示したレーテンシ５と３の切り替えに対応するには、
上記ブロックを４段設けて内部クロックＣＫ１〜ＣＫ４
を生成するとともに、外部クロックＣＬＫをバッファリ
ングして内部クロックＣＫ０を生成し、レーテンシ５で
は全ての信号Ｐ１〜Ｐ４をハイレベルとし、レーテンシ
２では信号Ｐ３をハイレベル、信号Ｐ１，Ｐ２，Ｐ４は
ローレベルにする。また、図７に示したレーテンシ５と
３の切り替えに対応するには、上記ブロックを４段設け
て内部クロックＣＫ１〜ＣＫ４を生成するとともに、外
部クロックＣＬＫをバッファリングして内部クロックＣ
Ｋ０を生成し、レーテンシ５では全ての信号Ｐ１〜Ｐ４
をハイレベルとし、レーテンシ３では信号Ｐ２，Ｐ４を
ハイレベル、信号Ｐ１，Ｐ３はローレベルとする。

【００９６】図１１は、上記図１０に示した内部クロッ
ク発生回路２４を用いて様々なレーテンシの要求に対応
するように構成したクロック発生システムのブロック図
である。ここでは、制御すべきデータ転送ステージが
“ｎ＋１”段である場合を示している。クロックデコー
ダ３６は、要求されたレーテンシ数を示す信号ＳＬＴＣ
ｎをデコードして信号Ｐ１〜Ｐｎを発生し、内部クロッ
ク発生回路２４に供給する。この内部クロック発生回路
２４は、図１０と同様な回路構成になっており、外部ク
ロックＣＬＫと信号Ｐ１〜Ｐｎとに従って内部クロック
ＣＫ０〜ＣＫｎを生成する。

【００９７】上述した各実施の形態では、データ転送に
際してデータは１ビットずつ転送される場合を示した。
しかしながら、この発明はいくつかのデータをまとめて
転送する場合にも拡張できる。以下、複数のデータをま
とめて転送する具体例として、２ビットずつのデータを
データ転送ステージ毎に転送する場合について説明す
る。

【００９８】まず、レーテンシ３と２の切り替えに対応
する場合について検討する。図１２は、比較のために示
した１ビットずつのデータ転送の場合のタイミングチャ
ートである。ステージ数は最低でもＳ０，Ｓ１，Ｓ２の
３つが必要であり、レーテンシ３（ＬＴＣ＝３）ではこ
れらのステージの全てに同一サイクルでデータが存在し
ている。すなわち、パイプライン段数が３となる。これ
は、枠３７，３７，…で囲んだ一連のデータ転送動作が
示す通りである。レーテンシ（ＬＴＣ＝２）に対応する
にはステージＳ０，Ｓ１とＳ２のグループに分けて、外
部クロックＣＬＫから内部クロックＣＫ０〜ＣＫ２を生
成する。この際、内部クロックＣＫ０とＣＫ２は外部ク
ロックＣＬＫをバッファリングして生成し、内部クロッ
クＣＫ１は内部クロックＣＫ０に所定の遅延をかけて生
成する。このような内部クロックＣＫ０〜ＣＫ２でステ
ージＳ０〜Ｓ２の制御を行うと、一連のデータ転送が枠
３７，３７，…のようになり、パイプライン段数が２と
なる。この図１２の例は１ビットずつのデータ転送であ
るから、毎サイクルで必ずデータ転送の最終ステージＳ
２が動作している必要がある。

【００９９】図１３及び図１４はそれぞれ、上記図１２
と同じ３段のデータ転送ステージ、同じレーテンシ３と
２の切り替えに対応し、且つ１ステージ当たり２ビット
のデータを転送する場合のタイミングチャートである。
２ビットのデータが同時に転送されるので、最終ステー
ジＳ２からのデータは外部クロックＣＬＫの２サイクル
で用いられるので、１サイクルおきにステージＳ２が動
作していれば良い。この２サイクル毎の周期に一致した
サイクル（時刻ｔ１）でコマンドが入力され、新たなア
ドレスからデータを読み出す場合を２ｎサイクル、この
周期から外れたサイクル（時刻ｔ２）でコマンドが入力
され、新たなアドレスからデータを読み出す場合を非２
ｎサイクルと称する。

【０１００】図１３に示すようなレーテンシ３（ＬＴＣ
＝３）の場合には、２サイクル毎に各ステージＳ０〜Ｓ
２が動作し、且つステージが３段あることから、１サイ
クルおきにステージＳ０とステージＳ２で同時にデータ
転送が生ずる。すなわち、パイプライン段数は２とな
る。各ステージＳ０〜Ｓ２を制御する内部クロックＣＫ
０〜ＣＫ２は、外部クロックＣＬＫの１サイクルおきに
発生され、内部クロックＣＫ０とＣＫ２は外部クロック
ＣＬＫと同じサイクルにて発生される。

【０１０１】外部クロックＣＬＫにおける時刻ｔ０のサ
イクルから１サイクルおきのサイクル、すなわち２サイ
クル毎に新アドレスのコマンドが入力される２ｎサイク
ルでは、ステージＳ０〜Ｓ２とその制御クロックとして
働く内部クロックＣＫ０〜ＣＫ２の関係は，新アドレス
からのアクセスの有無に拘らず同じである。新たなアド
レスを先頭にして新たな２ビットずつのデータのまとま
りを転送すれば良く、データ転送の流れ自体の変化はな
い。むろん先頭アドレスによって、２ビット毎のデータ
のまとまりの区切りの変更をする必要があるが、ステー
ジの動作の流れには関係がない。

【０１０２】コマンドが入力されるサイクルが２ｎサイ
クルから外れているとき（非２ｎサイクル）には、２サ
イクル毎の制御クロックの発生とステージの動作が一時
的に乱れる。このとき、データ自体は最後のステージま
で転送されるが、最後のステージＳ２の２ビットのデー
タのうち１ビットのみが使われ、他は捨てられることに
なる。２つのステージに同時にデータが転送される外部
クロックＣＬＫのサイクルが４サイクル連続することに
なるが、パイプライン段数という点からは２ｎサイクル
でも非２ｎサイクルでも同じ２段である。

【０１０３】内部クロックの発生は、２ｎサイクルでも
非２ｎサイクルでもコマンドが入力されたサイクルから
内部クロックＣＫ０を発生させ、その後、外部クロック
ＣＬＫの１サイクル毎に内部クロックＣＫ１，ＣＫ２を
順次発生させれば良い。次にコマンドが入力されるまで
は１サイクルおきに内部クロックＣＫ０を発生させ、一
連の内部クロックを発生させる。内部クロックＣＫ０か
らの一連の内部クロックＣＫ１，ＣＫ２の発生は、コマ
ンドがどのように入力されようとも途中で中断されるこ
とはない。すなわち、レーテンシ後には必ずデータが得
られる。

【０１０４】図１４は、レーテンシが２（ＬＴＣ＝２）
の場合の２ｎサイクルと非２ｎサイクルの制御を示すタ
イミングチャートである。図１２の場合と同様にレーテ
ンシ２に対応するには、ステージＳ０，Ｓ１とステージ
Ｓ２の２グループに分け、外部クロックＣＬＫから内部
クロックＣＫ０とＣＫ２を生成し、内部クロックＣＫ１
はＣＫ０に所定の遅延をかけて生成する。このような内
部クロックでステージの制御を行うと、一連のデータ転
送が枠３８，３８，…で示すようになる。２ビットずつ
のデータ転送で２サイクル毎に各ステージが転送動作を
行えば良いことから、２ｎサイクルの場合には図１２と
は異なりパイプライン段数は１となる。

【０１０５】これに対し、非２ｎサイクルでは、コマン
ドが入力されたサイクルから内部クロックＣＫ０から始
まる新たな内部クロックのサイクルが開始されるので、
コマンドが入力されたサイクルではステージＳ０とＳ２
が同時にデータ転送を行うことになり、パイプライン段
数は一時的に２となる。データ転送のステージを内部ク
ロックで制御し、先頭となる内部クロックの発生を２サ
イクル毎とコマンドが入力されたサイクルとで行えば、
パイプラインの段数が１段と２段で適当に切り替り、デ
ータ転送が行われる。

【０１０６】次に、図１で示した場合に相当するデータ
転送ステージの数が４段の場合について２ビット同時転
送でどうなるかを検討する。レーテンシ４に対応するた
めに、ステージ数が最低４段必要であることは１ビット
ずつの転送と変わりない。

【０１０７】図１５は、図１に示した条件でレーテンシ
４を２ビットずつのデータ転送にする場合のタイミング
チャートである。各ステージは１サイクルおきにデータ
転送動作を行えば良いことから、パイプラインの段数は
２となる。内部クロックはＣＫ０を先頭にＣＫ３まで順
次連続的に発生され、内部クロックＣＫ０は外部クロッ
クＣＬＫの１サイクルおきに発生される。更に、同じデ
ータ転送ステージの構成に対して、レーテンシ２の場合
について示すのが図１６と図１７である。

【０１０８】図１６は、１ビットのデータ転送で、レー
テンシ２（ＬＴＣ＝２）の場合のタイミングチャートで
ある。１ビットのデータ転送ステージであるので、ステ
ージは毎サイクルデータ転送を行う。また、ステージＳ
０とＳ１、ステージＳ２とＳ３をそれぞれ１つのグルー
プとして外部クロックＣＬＫの１サイクルで動かしてい
る。従って、図１０に示した内部クロック発生回路２４
を用いて各ステージを制御するものと仮定すれば、バッ
ファ２８及び３段の回路ブロック３５−１〜３５−３を
用い、Ｐ１＝“０”、Ｐ２＝“１”、Ｐ３＝“０”に設
定して内部クロックＣＫ０〜ＣＫ３を生成した場合に相
当する。毎サイクル２つのステージで同時にデータ転送
が行われるので、パイプライン段数は２である。

【０１０９】図１７は、レーテンシ２の場合に２ビット
ずつのデータ転送を行うためのタイミングチャートであ
る。内部クロックＣＫ０〜ＣＫ３は１サイクルおきに生
成される。各ステージのグループ分けは変わらないが、
データ転送動作を行うのが２サイクル毎になる。２サイ
クル毎の内部クロックＣＫ０の発生サイクルに一致して
コマンドが入力される２ｎサイクル動作では、パイプラ
イン段数は１である。これに対し、非２ｎサイクルの場
合は、コマンドが入力されたサイクルでは同一時刻にお
いて最大２つのステージがデータ転送を行っているの
で、パイプライン段数は２となる。

【０１１０】コマンドが入力された外部クロックＣＬＫ
のサイクルを起点として一連の内部クロックの発生動作
が１サイクルおきに行われることは今までの例と同じで
ある。特に非２ｎサイクルでは、コマンドが入力された
サイクル以降の数サイクルはそれまでの一連の動作が最
終ステージまで行われるとともに、新たに始まった一連
の動作が同時進行する。

【０１１１】このような動作は、２ビット毎のデータ転
送だけでなく、２ビットより多くのビットを同時に転送
する場合にも容易に拡張でき、２ビットの場合の各ステ
ージが１サイクルおきでなく“同時転送ビット数−１”
サイクルおきに動作するという点だけが異なる。

【０１１２】次に、２ビット同時転送の場合について更
に詳しく内部クロックの制御を示す。図１８（ａ），
（ｂ）はそれぞれ、図１０の構成要素である回路ブロッ
ク３５を１つのユニットとして抜き出したものである。
この回路ブロック３５には、外部クロックＣＬＫ、内部
クロックＣＫ０及び信号Ｐ１が入力され、内部クロック
ＣＫ１が出力される。この回路ブロック３５は、信号Ｐ
１＝“０”の場合には内部クロックＣＫ０を遅延回路３
１で遅延したクロックを内部クロックＣＫ１として出力
し、信号Ｐ＝“１”の場合にはナンドゲート２９，３２
を介して外部クロックＣＬＫをバッファリングした信号
を内部クロックＣＫ１として出力する。

【０１１３】図１９（ａ），（ｂ）はそれぞれ、上記図
１８（ａ），（ｂ）に示した回路ブロックを複数個用い
て構成した内部クロック発生回路２４であり、入力クロ
ック、入力信号、及び出力クロックの関係を示してい
る。図１０に示した回路では各回路ブロック３５の外部
クロックＣＬＫの入力端子が全てのブロックで共通にな
っていたが、図１９（ａ），（ｂ）では全ての回路ブロ
ック３５−１，３５−２，…，３５−ｍ，…がそれぞれ
個別のクロックＣＬｐ（ｐ＝０，１，…，ｍ，…）の入
力端子を有する点が異なっている。また、内部クロック
ＣＫ０はバッファ２８を用いて生成するのではなく、回
路ブロック３５−０で生成している。この内部クロック
ＣＫ０は、入力された外部クロックＣＬＫ０と常に等し
くなるので、信号Ｐ０を“Ｈ”レベルに固定し、内部ク
ロックはdon't careにしている。

【０１１４】さて、このような内部クロック発生回路２
４によって、各データ転送ステージを制御するための内
部クロックを発生するステージ制御システムをまとめた
のが図２０である。転送されるデータが１ビットずつで
はなく、多ビットの場合にも対応するために、図１１の
構成と異なりクロックデコーダ３６には要求されたレー
テンシ数を示す信号ＳＬＴＣｎと基本外部クロックＣＬ
Ｋ０，ＣＬＫ１，ＣＬＫ２，…，ＣＬＫｍ，…が入力さ
れる。これら基本外部クロックＣＬＫ０，ＣＬＫ１，Ｃ
ＬＫ２，…，ＣＬＫｍ，…は、外部クロックＣＬＫにお
ける“同時に転送されるデータの数−１”のクロック数
おきに発生される外部クロックである。基本外部クロッ
クＣＬＫ１は、基本外部クロックＣＬＫ０を用いて生成
したクロックの次のクロックサイクルで発生される。基
本外部クロックＣＬＫ２は、基本外部クロックＣＬＫ１
を用いて生成したクロックの次のクロックサイクルで発
生される。以下同様に基本外部クロックは、前段の回路
で生成したクロックの次のクロックサイクルに順次生成
される。クロックデコーダ３６は、信号ＳＬＴＣｎと基
本外部クロックＣＬＫ０，ＣＬＫ１，ＣＬＫ２，…，Ｃ
ＬＫｍ，…とをデコードして、内部クロック発生回路２
４の入力クロックＣＬ１，ＣＬ２，…，ＣＬｍ，…と信
号Ｐ１，Ｐ２，…，Ｐｍ，…を発生する。内部クロック
発生回路２４は、上記基本外部クロックと入力クロック
を受けて、使用されるデータ転送ステージの数に等しい
内部クロックＣＫ０，ＣＫ１，ＣＫ２，…，ＣＫｍ，…
を生成する。

【０１１５】次に、上述した様々なクロックがどのよう
に発生されるか、具体的な回路構成を例に取って説明す
る。図２１（ａ），（ｂ）はそれぞれ、クロックを生成
したり分周したりする場合の基本となる回路を示してお
り、（ａ）図は回路図、（ｂ）図は（ａ）図をユニット
化して示すものである。図２１（ａ）に示す如く、この
回路は外部クロックＣＬＫで制御されるクロックトイン
バータ４０、外部クロックＣＬＫの反転信号／ＣＬＫで
制御されるクロックトインバータ４１、ノアゲート４
２、インバータ４３，４４，４６、ナンドゲート４５を
含んで構成されている。クロックトインバータ４０の入
力端には入力信号ＩＮが供給され、その出力はクロック
トインバータ４１の入力端、インバータ４３の入力端、
及びノアゲート４３の一方の入力端に供給される。上記
インバータ４３の出力はインバータ４４の入力端に供給
され、このインバータ４４の出力が上記クロックトイン
バータ４０の出力端に帰還される。上記ノアゲート４２
の他方の入力端には、上記外部クロックの反転信号／Ｃ
ＬＫが供給され、その出力端からラッチ出力Ｘが出力さ
れる。また、上記クロックトインバータ４１の出力は、
出力信号ＯＵＴとして出力されるとともに、ナンドゲー
ト４５の一方の入力端に供給される。このナンドゲート
４５の他方の入力端にはリセット信号／Ｒが供給され、
その出力がインバータ４６を介してクロックトインバー
タ４１の出力端に帰還される。

【０１１６】上記図２１（ａ）に示す回路は、外部クロ
ックＣＬＫの立ち上がりに応答して入力信号ＩＮを取り
込んでラッチし、外部クロックＣＬＫの立ち下がりに応
答してその状態を出力信号ＯＵＴとして出力するもので
ある。ラッチ回路のラッチ出力Ｘは、外部クロックＣＬ
Ｋが立ち上がって入力信号ＩＮがラッチされるとこの状
態を出力し、外部クロックＣＬＫが立ち下がるとラッチ
出力Ｘもリセットされた“０”の状態になる。また、リ
セット信号／Ｒが立ち下がると出力信号ＯＵＴは強制的
に“０”となる。

【０１１７】上述した回路をＦＴブロック４７と称して
図２１（ｂ）のように表示する。上記ＦＴブロックから
構成される回路として、基本外部クロックＣＬＫから内
部クロック系列の信号を発生するためのタイミング信号
の発生回路を図２２に示す。この回路は、コマンドの入
力を起点にして、データ転送の各ステージを駆動する基
本内部クロックを順次発生させるための先頭となる外部
クロックＣＬＫを指定する信号を発生するものである。
図２２の例ではステージ数が３段であり、図１３や図１
４に示したタイミングチャートの動作を実現する際に適
用する。

【０１１８】上記タイミング信号発生回路は、ＦＴブロ
ック４７−１〜４７−３、ナンドゲート４８、Ｐチャネ
ル型ＭＯＳＦＥＴ４９、及びＮチャネル型ＭＯＳＦＥＴ
５０を含んで構成されている。信号ＣＯＭと外部クロッ
クＣＬＫはナンドゲート４８に供給され、このナンドゲ
ート２８の出力信号がＭＯＳＦＥＴ４９のゲートに供給
される。ＭＯＳＦＥＴ４９のソースは電源Ｖｃｃに接続
され、ドレインはＭＯＳＦＥＴ５０のドレイン及び初段
のＦＴブロック４７−１の入力端子に接続されている。
上記ＭＯＳＦＥＴ５０のゲートには外部クロックＣＬＫ
の反転信号／ＣＬＫが供給され、ソースは電源Ｖｓｓに
接続されている。ＦＴブロック４７−１の出力端子には
ＦＴブロック４７−２の入力端子が接続され、このＦＴ
ブロック４７−２の出力端子にはＦＴブロック４７−３
の入力端子が接続されている。上記ＦＴブロック４７−
３の出力端子はdon't careになっており、出力信号は使
用されない。各ＦＴブロック４７−１〜４７−３には外
部クロックＣＬＫとその反転信号／ＣＬＫが供給され、
ラッチ出力Ｘとして信号ＣＬＳＷ０〜ＣＬＳＷ２を出力
する。また、各ＦＴブロック４７−１〜４７−３のリセ
ット信号入力端子には、電源Ｖｃｃがリセット信号／Ｒ
として供給され、リセット信号入力端子が“１”レベル
に固定されている。

【０１１９】図２３は、図２２に示した回路における信
号ＣＯＭと外部クロックＣＬＫ及び出力信号ＣＬＳＷ０
〜ＣＬＳＷ３の関係を示している。コマンドが入力され
たクロックサイクルでは、信号ＣＯＭが“１”レベルに
立ち上がり、外部クロックＣＬＫの立ち上がりととも
に、ナンドゲート４８の出力信号が“０”レベルとな
る。これによって、ＭＯＳＦＥＴ４９がオンし、ＭＯＳ
ＦＥＴ５０はオフするので、初段のＦＴブロック４７−
１の入力信号ＩＮが“１”レベルとなる。よって、ＦＴ
ブロック４７−１のラッチ出力Ｘである信号ＣＬＳＷ０
は“１”レベルとなる。外部クロックＣＬＫが立ち下が
ると、ＭＯＳＦＥＴ４９がオフし、ＭＯＳＦＥＴ５０が
オンするので、ＦＴブロック４７−１の入力信号ＩＮが
“０”レベルとなり、ラッチ出力Ｘとしての信号ＣＬＳ
Ｗ０も“０”レベルとなる。この時、ＦＴブロック４７
−２の入力信号ＩＮとしてＦＴブロック４７−１の出力
信号が供給される。よって、ＦＴブロック４７−１の入
力信号は“０”レベルのまま、ＦＴブロック４７−２の
入力信号は“１”レベルとなり、このブロックのラッチ
出力Ｘである信号ＣＬＳＷ１が“１”レベルとなる。同
様に、３サイクル目の外部クロックＣＬＫの立ち上がり
では、ＦＴブロック４７−２から出力される信号ＣＬＳ
Ｗ２が“１”レベルとなる。なお、各ＦＴブロック４７
−１〜４７−３のリセット信号入力端子は電源Ｖｃｃに
接続され、リセット信号／Ｒが“１”レベルとなってい
るので各出力は常に有効になっている。

【０１２０】コマンドが入力されたクロックサイクルか
ら３サイクル目に信号ＣＬＳＷ２が“１”レベルに立ち
上がると、それ以降はコマンドがなければこの回路から
信号ＣＬＳＷ０〜ＣＬＳＷ２は出力されることはない。

【０１２１】信号ＣＬＳＷ０〜ＣＬＳＷ２をきっかけと
して、ステージを制御する基本内部クロックＣＬＫ０〜
ＣＬＫ２を外部クロックＣＬＫに同期して生成する。こ
の際、同時に転送されるデータのビット数によって基本
内部クロックＣＬＫ０〜ＣＬＫ２を外部クロックＣＬＫ
の何サイクルおきに生成するかが決まる。今、２ビット
ずつのデータ転送を考えているので、１サイクルおきに
基本内部クロックＣＬＫ０〜ＣＬＫ２を発生させること
になる。このような基本内部クロック発生回路を図２４
に示す。

【０１２２】各々のステージを制御する基本内部クロッ
クＣＬＫ０〜ＣＬＫ２の発生回路は、ＦＴブロック４７
−１，４７−２をリング状に接続し、外部クロックＣＬ
Ｋに同期してパルス状の入力信号がこのリング上を伝達
されるようになっている。これらのパルス発生の位相を
調整するのが信号ＣＬＳＷ０〜ＣＬＳＷ２である。各基
本内部クロックＣＬＫ０〜ＣＬＫ２の発生回路は同じ構
成になっているので、基本内部クロックＣＬＫ０の発生
回路の構成と動作を例に取って詳しく説明する。

【０１２３】基本内部クロックＣＬＫ０の発生回路は、
インバータ５１、Ｐチャネル型ＭＯＳＦＥＴ５２、及び
ＦＴブロック４７−１，４７−２を含んで構成されてい
る。信号ＣＬＳＷ０はインバータ５１の入力端に供給さ
れ、このインバータ５１の出力信号がＭＯＳＦＥＴ５２
のゲートに供給されるとともに、リセット信号／Ｒとし
てＦＴブロック４７−１のリセット信号入力端子に接続
される。上記ＭＯＳＦＥＴ５２のソースは電源Ｖｃｃに
接続され、ドレインは上記ＦＴブロック４７−１の入力
端子に接続される。ＦＴブロック４７−１の出力端子に
はＦＴブロック４７−２の入力端子が接続され、このＦ
Ｔブロック４７−２の出力端子にはＦＴブロック４７−
１の入力端子が接続される。各ＦＴブロック４７−１，
４７−２には外部クロックＣＬＫとその反転信号／ＣＬ
Ｋが供給され、ＦＴブロック４７−１のラッチ出力Ｘと
して信号ＣＬＳＷ０を出力する。ＦＴブロック４７−２
のリセット信号入力端子には、電源Ｖｃｃがリセット信
号／Ｒとして供給され、リセット信号入力端子は“１”
レベルに固定されている。

【０１２４】信号ＣＬＳＷ０は、図２３に示した通り外
部クロックＣＬＫの“１”レベルの１サイクルの期間中
“１”レベルとなる。この信号ＣＬＳＷ０がインバータ
５１を介してＭＯＳＦＥＴ５２のゲートに供給される。
この結果、ＭＯＳＦＥＴ５２がオンするので、このサイ
クルでＦＴブロック４７−１の入力信号ＩＮが“１”レ
ベルとなると同時に、ラッチ出力ＸであるＣＬＫ０が
“１”レベルに立ち上がる。また、このＦＴブロック４
７−１のリセット信号／Ｒとして信号ＣＬＳＷ０の反転
信号が供給されるので、出力信号ＯＵＴは“０”レベル
となってＦＴブロック４７−２には入力信号ＩＮとして
“０”レベルが供給される。外部クロックＣＬＫが
“０”レベルに立ち下がると、ＭＯＳＦＥＴ５２がオフ
し、内部クロックＣＬＫ０も“０”レベルに立ち下が
る。次に、外部クロックＣＬＫが“１”レベルに立ち上
がると、ＦＴブロック４７−２のラッチ出力Ｘは使用さ
れない。次の外部クロックＣＬＫの立ち下がりでＦＴブ
ロック４７−２の出力信号ＯＵＴが“１”レベルにな
る。これによって、ＦＴブロック４７−１の入力の準備
が行われ、外部クロックＣＬＫが“１”レベルに立ち上
がると、ＦＴブロック４７−１から基本内部クロックＣ
ＬＫ０が出力される。以下同様にして１サイクルおきの
外部クロックＣＬＫに同期して、基本内部クロックＣＬ
Ｋ０が発生される。

【０１２５】基本内部クロックＣＬＫ１やＣＬＫ２の生
成についても上記ＣＬＫ０の生成と同様であり、基本内
部クロックの発生のきっかけとなる外部クロックＣＬＫ
のサイクルが異なるのみである。

【０１２６】図２５は、上記図２１ないし図２４に示し
た回路を用いて生成した基本内部クロックのタイミング
チャートである。ここでは、外部クロックＣＬＫの０番
目、７番目及び１０番目のクロックサイクルでコマンド
が入力されるものとする。コマンドが入力されたサイク
ルでは、外部クロックＣＬＫが立ち上がるとき、信号Ｃ
ＯＭが“１”レベルとなり、これらのクロックサイクル
を起点に図２２に示した回路によって信号ＣＬＳＷ０〜
ＣＬＳＷ２が生成される。また、図２４に示した回路に
よって、信号ＣＬＳＷ０が立ち上がった時の外部クロッ
クＣＬＫから１サイクルおきに基本内部クロックＣＬＫ
０が生成され、信号ＣＬＳＷ１が立ち上がった時の基本
外部クロックＣＬＫから１サイクルおきに基本内部クロ
ックＣＬＫ１が生成される。更に、信号ＣＬＳＷ２が立
ち上がった時の基本外部クロックＣＬＫから１サイクル
おきに基本内部クロックＣＬＫ２が生成される。

【０１２７】図２５から分かるように、例えば７番目や
１０番目の外部クロックＣＬＫのように、１サイクルお
きの基本内部クロックの発生からずれたサイクルでコマ
ンドが入力された場合にも、内部基本クロックＣＬＫ０
〜ＣＬＫ２は最後まで発生し、順次新たなコマンドから
のサイクルを始める。これによって、パイプラインの段
数が適当に調整され、複数データの同時転送に対しても
データ転送が矛盾なく行われる。

【０１２８】なお、図２２の回路では、３つの信号ＣＬ
ＳＷ０〜ＣＬＳＷ２を生成する場合を示したが、この信
号数をシステムに使用されるデータ転送のステージ数に
等しく設定すれば、更に他の場合にも応用できる。この
場合には、ＦＴブロック４７を増加させれば良い。ま
た、図２４の回路は、２サイクル毎に基本内部クロック
を生成する例を示し、これは一度に２ビットずつデータ
を転送する場合に相当する。しかしながら、２ビット以
上のデータを転送する場合には、そのデータビットの数
に等しい数のサイクル毎に基本内部クロックを発生させ
る必要があるので、ＦＴブロック４７をその数だけリン
グ状に接続した回路を用い、データ転送のステージ数に
等しい基本内部クロックを生成すれば良い。

【０１２９】次に、図２０におけるクロックデコーダ３
６が基本内部クロックをレーテンシにしたがってどのよ
うに内部クロック発生回路２４に供給し、また信号Ｐ
１，Ｐ２，…，Ｐｍ，…を発生しなければならないかを
今までの例で見てみる。

【０１３０】まず、図１２に示したタイミングチャート
の場合、ステージは３段であり、図２０の回路における
ｍは２で良く、基本内部クロックはＣＬＫ０からＣＬＫ
２となる。信号ＳＬＴＣｎによりＬＴＣ＝３の指示を受
けて、クロックデコーダ３６は基本内部クロックＣＬＫ
０を入力クロックＣＬ０，ＣＬＫ１をＣＬ１、ＣＬＫ２
をＣＬ２として内部クロック発生回路２４に供給し、且
つＰ０＝“１”、Ｐ１＝“１”、Ｐ２＝“１”と設定す
る。これによって、基本内部クロックＣＬＫ０が内部ク
ロックＣＫ０、ＣＬＫ１がＣＫ１、ＣＬＫ２がＣＫ２と
して各ステージを制御することになる。次に、同じステ
ージ構成で信号ＳＬＴＣｎによりＬＴＣ＝２と指示され
た場合に対応する図１３のタイミングチャートの動作で
は、クロックデコーダ３６は基本内部クロックＣＬＫ０
を入力クロックＣＬ０、ＣＬＫ１をＣＬ２として内部ク
ロック発生回路２４に供給し、且つＰ０＝“１”、Ｐ１
＝“０”、Ｐ２＝“１”と設定する。この設定によっ
て、基本内部クロックＣＬＫ０から内部クロックＣＫ０
とＣＫ１が生成され、基本内部クロックＣＬＫ１から内
部クロックＣＫ２が生成されて図１３に示したようなレ
ーテンシ２の動作が行われる。

【０１３１】ステージ数が４段である図１５の場合に
は、図２０の回路におけるｍは３であり、基本内部クロ
ックはＣＬＫ０〜ＣＬＫ３となる。信号ＳＬＴＣｎによ
りＬＴＣ＝４の指示を受けてクロックデコーダ３６は基
本内部クロックＣＬＫ０を入力クロックＣＬ０、ＣＬＫ
１をＣＬ１、ＣＬＫ２をＣＬ２、ＣＬＫ３をＣＬ３とし
て内部クロック発生回路２４に供給し、且つＰ０＝
“１”、Ｐ１＝“１”、Ｐ２＝“１”と設定する。これ
によって、基本外部クロックＣＬＫ０が内部クロックＣ
Ｋ０、ＣＬＫ１がＣＫ１、ＣＬＫ２がＣＫ２、ＣＬＫ３
がＣＫ３として各ステージが制御される。これと同じス
テージ構成で、ＬＴＣ＝２である図１７の動作では、ク
ロックデコーダ３６は基本外部クロックＣＬＫ０を入力
クロックＣＬ０、ＣＬＫ１をＣＬ２として内部クロック
発生回路２４に供給し、且つＰ０＝“１”、Ｐ１＝
“０”、Ｐ２＝“１”、Ｐ３＝“０”と設定する。この
設定によって、基本外部クロックＣＬＫ０から内部クロ
ックＣＫ０とＣＫ１が、ＣＬＫ１からＣＫ２とＣＫ３が
生成されて、図１７に示したようなレーテンシ２の動作
が行われる。

【０１３２】上述したようなパイプライン制御のデータ
転送システム及びデータ転送方法によれば、内部クロッ
クの発生の仕方を変えることによってデータ転送のステ
ージ数を変更することなくレーテンシに対応したパイプ
ライン転送制御が可能となる。また、入力される外部ク
ロックの周期に最適なレーテンシを選択した場合にも、
データ転送のステージ数を変更することなくレーテンシ
に対応したパイプライン転送制御ができる。更に、同時
に転送されるデータが２ビット以上であっても、ステー
ジ段の数分の基本内部クロックをデータ数に合わせた周
期で発生させ、この基本内部クロックからステージを制
御する内部クロックをレーテンシに合わせて生成でき
る。これによって、外部クロックのサイクルに対して、
アドレスの取り込みコマンドを入力するタイミングを自
由に設定でき、データ転送制御の高い自由度が得られ
る。しかも、複数ビットのデータの同時転送によってデ
ータ転送の高速化と低消費電力化が図れる。

【０１３３】図２６は、上述した各実施の形態のシンク
ロナスＤＲＡＭを用いて構成したメモリシステムの概略
構成を示すブロック図である。メモリチップ（シンクロ
ナスＤＲＡＭ）１００は、基本的には上述した各実施の
形態で説明した構成と同様になっている。このメモリチ
ップ１００は、バス（アドレスバス、コマンドバス、デ
ータバス）１０１を介してＣＰＵ１０２、コントローラ
１０３、及び各種の電子機器（ＣＲＴ、キーボード、プ
リンター等）１０４−１，…，１０４−ｎに接続されて
いる。ＣＰＵ１０２から出力されたクロックＣＬＫは、
上記メモリチップ１００、コントローラ１０３、及び必
要に応じて各種の電子機器１０４−１，…，１０４−ｎ
に供給される。上記メモリチップ１００には、ＣＰＵ１
０２からバス１０１を介してコマンドや制御信号（例え
ば、レーテンシを切り替えるための信号ＳＬＴＣ）が供
給されるとともに、コントローラ１０３からデータバー
ストの先頭アドレス（ロウアドレス信号ＲＡdd，カラム
アドレス信号ＣＡdd）が供給され、上記ＣＰＵ１０２と
の間でデータ（出力信号Ｄｏｕｔ）の授受を行うように
なっている。また、上記ＣＰＵ１０２及びコントローラ
１０３の制御によりメモリチップ１００から読み出され
たデータは、上記バス１０１を介してデータを必要とす
る各種の電子機器１０４−１，…，１０４−ｎに選択的
に供給される。更に、上記ＣＰＵ１０２及びコントロー
ラ１０３の制御により、各種の電子機器１０４−１，
…，１０４−ｎからのデータが上記バス１０１を介して
メモリチップ１００に書き込まれるようになっている。

【０１３４】このような構成によれば、レーテンシを変
更して動作させる場合に、予め考慮したレーテンシ以外
のレーテンシに対しても容易に対応でき、様々な要求に
柔軟に対応できるシンクロナスＤＲＡＭを備えたメモリ
システムが構築できる。

【０１３５】なお、上記図２６に示したメモリシステム
では、コントローラ１０３からメモリチップ１００にア
ドレスを供給する場合を例にとって説明したが、ＣＰＵ
１０２からバス１０１を介してメモリチップ１００にア
ドレスを供給するようにしても良い。

【０１３６】

【発明の効果】以上説明したように、この発明によれ
ば、データ転送区間の個々の制御を変更することなくレ
ーテンシの変更に容易に対応でき、パイプラインの段数
を変更することなく様々なレーテンシ要求に柔軟に対応
できるパイプライン方式のデータ転送システム及びデー
タ転送方法が得られる。

【０１３７】また、レーテンシを変更して動作させる場
合に、予め考慮したレーテンシ以外のレーテンシに対し
ても容易に対応でき、様々な要求に柔軟に対応できるク
ロック同期型の半導体記憶装置、及びこの半導体記憶装
置を備えたメモリシステムが得られる。

【図面の簡単な説明】

【図１】この発明のデータ転送システム及びデータ転送
方法を採用したシンクロナスＤＲＡＭのレーテンシ４と
レーテンシ１におけるデータ転送ステージとパイプライ
ンの段数の状態を示すタイミングチャート。

【図２】シンクロナスＤＲＡＭの概略構成を示すブロッ
ク図。

【図３】図２に示したシンクロナスＤＲＡＭにおけるデ
ータ転送経路上の回路とステージの関係を概略的に示す
回路図。

【図４】図２に示した回路におけるコントローラに内蔵
されている内部クロック発生回路の構成例を示す回路
図。

【図５】レーテンシがｎの場合にレーテンシを１に切り
替える内部クロック発生回路の構成例を示す回路図。

【図６】レーテンシ５とレーテンシ２の切り替えを行う
場合の動作を説明するためのタイミングチャート。

【図７】図６と同じステージ構成のシステムで、レーテ
ンシ５とレーテンシ３の切り替えを実現する場合の動作
を説明するためのタイミングチャート。

【図８】図６及び図７のレーテンシの切り替えに対応し
たデータ転送のステージと内部クロックとの関係を簡略
化して示すブロック図。

【図９】図８に示したようなステージの制御を実現する
ための内部クロック発生回路の構成例を示す回路図。

【図１０】様々なレーテンシの切り替えに対応できるク
ロック発生回路の構成例を示す回路図。

【図１１】図１０に示した内部クロック発生回路を用い
て様々なレーテンシの要求に対応するように構成したク
ロック発生システムのブロック図。

【図１２】レーテンシ３と２の切り替えを１ビットずつ
のデータ転送で行う場合の動作を説明するためのタイミ
ングチャート。

【図１３】図１２と同じ３つのデータ転送ステージ、同
じレーテンシ３と２に対応し、且つ１ステージ当たり２
ビットのデータを転送する場合の動作を説明するための
タイミングチャート。

【図１４】図１２と同じ３つのデータ転送ステージ、同
じレーテンシ３と２に対応し、且つ１ステージ当たり２
ビットのデータを転送する場合の他の動作を説明するた
めのタイミングチャート。

【図１５】図１に示した条件でレーテンシ４を２ビット
ずつのデータ転送にする場合の動作を説明するためのタ
イミングチャート。

【図１６】１ビットデータ転送でレーテンシ２の場合の
動作を説明するためのタイミングチャート。

【図１７】レーテンシ２の場合に２ビットずつのデータ
転送を行うための動作を説明するためのタイミングチャ
ート。

【図１８】図１０の構成要素である回路ブロックをユニ
ットとして抜き出して示す回路図及びブロック図。

【図１９】図１８に示した回路ブロックを用いて構成し
た内部クロック発生回路のブロック図。

【図２０】内部クロック発生回路によって、各データ転
送ステージを制御するための内部信号を発生するステー
ジ制御システムをまとめて示すブロック図。

【図２１】クロックを発生したり分周したりする場合の
基本となる回路を示す回路図及びブロック図。

【図２２】基本外部クロックから内部クロック系列を発
生するタイミング信号の発生回路を示す回路図。

【図２３】コマンドと基本外部クロック及び各回路ブロ
ックの出力信号の関係を示すタイミングチャート。

【図２４】１サイクルおきに基本内部クロックを発生さ
せるクロック発生回路の構成例を示す回路図。

【図２５】図２１ないし図２４の回路を用いて発生させ
た基本内部クロックのタイミングチャート。

【図２６】各実施の形態のシンクロナスＤＲＡＭを用い
て構成したメモリシステムの概略構成を示すブロック
図。

【図２７】従来のシンクロナスＤＲＡＭにおいて、レー
テンシが４の場合とレーテンシが１の場合のクロックと
出力されるデータとの関係をそれぞれ示すタイミングチ
ャート。

【符号の説明】

１１…チップ、１２…メモリセルアレイ、１３…ロウア
ドレスバッファ、１４…ロウデコーダ、１５…カラムア
ドレスバッファ、１６…アドレスカウンタ、１７…カラ
ムデコーダ、１８…ラッチ回路、１９…センスアンプ、
２０…カラムゲート、２１…ＤＱバッファ、２２…出力
ドライバ、２３…コントローラ、２４…内部クロック発
生回路、２５…ＤＱ線、２６…ＲＷＤ線、２８…バッフ
ァ、２９，３２，３４…ナンドゲート、３０…インバー
タ、３１…遅延回路、３６…クロックデコーダ、ＷＬ…
ワード線、ＢＬ…ビット線、ＣＬＫ…外部クロック、Ｃ
Ｋ０〜ＣＫ４…内部クロック、Ｓ０〜Ｓ４…ステージ、
ＳＬＴＣ…レーテンシを切り替えるための信号、Ｄｏｕ
ｔ…出力信号、ＣＯＭ…アドレス取り込みコマンドに対
応する信号、１００…メモリチップ、１０１…バス、１
０２…ＣＰＵ、１０３…コントローラ、１０４−１〜１
０４−ｎ…電子機器。

Claims (28)

【特許請求の範囲】
1. 【請求項１】 制御クロックに同期して、各々がデータ
   転送に必要な一部の作業を行う連続した一連の複数のス
   テージを有し、転送される１つのデータに着目すると
   き、前記ステージを順次動作させてデータ転送し、且つ
   複数のステージが同時にデータ転送を行うパイプライン
   制御を行うシステムと、 前記システムに供給される外部クロックに基づいて内部
   クロックを生成するクロック発生手段と、 前記外部クロックと前記クロック発生手段で生成した内
   部クロックとを選択的に切り替えて前記各ステージの動
   作を制御するクロック切り替え手段とを具備することを
   特徴とするデータ転送システム。
2. 【請求項２】 前記クロック発生手段は、アクセス開始
   から幾つ目の前記外部クロックでデータを出力するかを
   表すレーテンシ数に従って、前記外部クロックから前記
   内部クロックを生成することを特徴とする請求項１に記
   載のデータ転送システム。
3. 【請求項３】 前記クロック発生手段は、前記外部クロ
   ックから一連の遅延を持って内部クロックを生成するこ
   とを特徴とする請求項２に記載のデータ転送システム。
4. 【請求項４】 前記連続した一連の複数のステージを全
   て前記外部クロックで制御する第１のモードと、先頭の
   ステージのみを前記外部クロックで制御し、他のステー
   ジを前記クロック発生手段で生成した前記内部クロック
   で制御する第２のモードとを有することを特徴とする請
   求項１に記載のデータ転送システム。
5. 【請求項５】 前記連続した一連の複数のステージの先
   頭のステージと中間の少なくとも１つのステージを前記
   外部クロックで制御し、これらのステージ以外のステー
   ジを前記クロック発生手段で生成した前記内部クロック
   で制御するモードを有することを特徴とする請求項１に
   記載のデータ転送システム。
6. 【請求項６】 制御クロックに同期して、各々がデータ
   転送に必要な一部の作業を行う連続した一連の複数のス
   テージを有し、転送される１つのデータまたは２つ以上
   のまとまりとして同時に転送されるデータに着目すると
   き、前記ステージを順次動作させてデータ転送し、且つ
   複数のステージが同時にデータ転送を行うパイプライン
   制御を行うシステムと、 外部クロックに基づいて内部クロックを生成し、前記シ
   ステムに供給することにより各ステージの動作を制御す
   るクロック発生手段と、 外部から供給された制御信号に応答して、前記クロック
   発生手段の前記内部クロックを生成する経路を選択的に
   切り替える経路切り替え手段とを具備することを特徴と
   するデータ転送システム。
7. 【請求項７】 前記クロック発生手段は、アクセス開始
   から幾つ目の前記外部クロックでデータを出力するかを
   表すレーテンシ数に従って、前記外部クロックから前記
   内部クロックを発生する経路が選択されることを特徴と
   する請求項６に記載のデータ転送システム。
8. 【請求項８】 前記クロック発生手段は、前記外部クロ
   ックからデータ転送のステージ数とひとかたまりのデー
   タとして転送されるデータ数とで決まる１つの内部クロ
   ックを生成し、前記１つの内部クロックから一連の経路
   を経て複数の内部クロックを生成することを特徴とする
   請求項７に記載のデータ転送システム。
9. 【請求項９】 制御クロックに同期して、各々がデータ
   転送に必要な一部の作業を行う連続した一連の複数のス
   テージを有するシステムにおいて、 前記システムに供給される外部クロックに基づいて内部
   クロックを生成する第１のステップと、 前記連続した一連の複数のステージに前記外部クロック
   及び前記第１のステップで生成した内部クロックを選択
   的に供給し、転送される１つのデータに着目するとき、
   前記ステージを順次動作させてデータ転送し、且つ複数
   のステージが同時にデータ転送を行うパイプライン制御
   を行う第２のステップと、 前記外部クロックと前記内部クロックを選択的に切り替
   えて前記各ステージの動作を制御することにより、パイ
   プライン段数を変更する第３のステップとを具備するこ
   とを特徴とするデータ転送方法。
10. 【請求項１０】 前記第１のステップにおいて、アクセ
    ス開始から幾つ目の外部クロックでデータを出力するか
    を表すレーテンシ数に従って、前記外部クロックから前
    記内部クロックを生成することを特徴とする請求項９に
    記載のデータ転送方法。
11. 【請求項１１】 前記第１のステップにおいて、前記外
    部クロックから一連の遅延を持って内部クロックを生成
    することを特徴とする請求項１０に記載のデータ転送方
    法。
12. 【請求項１２】 前記連続した一連の複数のステージを
    全て前記外部クロックで制御する第１のモードと、先頭
    のステージのみを前記外部クロックで制御し、他のステ
    ージを前記内部クロックで制御する第２のモードとを有
    することを特徴とする請求項９に記載のデータ転送方
    法。
13. 【請求項１３】 前記連続した一連の複数のステージの
    先頭のステージと中間の少なくとも１つのステージを前
    記外部クロックで制御し、これらのステージ以外のステ
    ージを前記第１のステップで生成した前記内部クロック
    で制御するモードを有することを特徴とする請求項９に
    記載のデータ転送方法。
14. 【請求項１４】 制御クロックに同期して、各々がデー
    タ転送に必要な一部の作業を行う連続した一連の複数の
    ステージを有するシステムにおいて、 前記システムに供給される外部クロックに基づいて内部
    クロックを生成する第１のステップと、 前記連続した一連の複数のステージに前記第１のステッ
    プで生成した内部クロックを選択的に供給し、転送され
    る１つのデータまたは２つ以上のまとまりとして同時に
    転送されるデータに着目するとき、前記ステージを順次
    動作させてデータ転送し、且つ複数のステージが同時に
    データ転送を行うパイプライン制御を行う第２のステッ
    プと、 外部から供給された制御信号に応答して、前記内部クロ
    ックを選択的に切り替えることにより、パイプライン段
    数を変更する第３のステップとを具備することを特徴と
    するデータ転送方法。
15. 【請求項１５】 前記第１のステップにおいて、アクセ
    ス開始から幾つ目の前記外部クロックでデータを出力す
    るかを表すレーテンシ数に従って、前記外部クロックか
    ら前記内部クロックを生成することを特徴とする請求項
    １４に記載のデータ転送方法。
16. 【請求項１６】 前記第１のステップにおいて、前記外
    部クロックからデータ転送のステージ数とひとかたまり
    のデータとして転送されるデータ数とで決まる１つの内
    部クロックを生成し、前記１つの内部クロックから複数
    の内部クロックを生成することを特徴とする請求項１５
    に記載のデータ転送方法。
17. 【請求項１７】 データバーストの先頭アドレスが取り
    込まれ、このアドレスから一連のアドレスを生成するア
    ドレス発生回路と、前記アドレス発生回路で生成された
    アドレスをデコードしてセンスアンプの選択信号を生成
    するカラムデコーダとを含む第１のステージと、 前記選択信号をラッチし、前記センスアンプとデータ転
    送線を接続してデータを転送する第２のステージと、 前記データ転送線に転送されたデータをセンスし、ラッ
    チするＤＱバッファ及び前記ＤＱバッファにラッチされ
    たデータを出力ドライバに転送する第３のステージと、 前記出力ドライバにデータをラッチし、チップの外部に
    出力する第４のステージと、 外部クロックに基づいて内部クロックを生成するクロッ
    ク発生手段を有し、前記外部クロック及び前記内部クロ
    ックを前記第１ないし第４のステージに選択的に供給し
    て各ステージをパイプライン制御する制御手段と、 前記外部クロックと前記クロック発生手段で発生した内
    部クロックを選択的に切り替えて前記各ステージの動作
    を変更することにより、レーテンシ数に応じてパイプラ
    イン段数を切り替える切り替え手段とを具備することを
    特徴とする半導体記憶装置。
18. 【請求項１８】 前記クロック発生手段は、前記レーテ
    ンシ数に従って、前記外部クロックから前記内部クロッ
    クを生成することを特徴とする請求項１７に記載の半導
    体記憶装置。
19. 【請求項１９】 前記クロック発生手段は、前記外部ク
    ロックから一連の遅延を持って内部クロックを生成する
    ことを特徴とする請求項１８に記載の半導体記憶装置。
20. 【請求項２０】 データバーストの先頭アドレスが取り
    込まれ、このアドレスから一連のアドレスを生成するア
    ドレス発生回路と、前記アドレス発生回路で生成された
    アドレスをデコードしてセンスアンプの選択信号を生成
    するカラムデコーダとを含む第１のステージと、 前記選択信号をラッチし、前記センスアンプとデータ転
    送線を接続してデータを転送する第２のステージと、 前記データ転送線に転送されたデータをセンスし、ラッ
    チするＤＱバッファ及び前記ＤＱバッファにラッチされ
    たデータを出力ドライバに転送する第３のステージと、 前記出力ドライバにデータをラッチし、チップの外部に
    出力する第４のステージと、 外部クロックに基づいて内部クロックを生成するクロッ
    ク発生手段を有し、前記内部クロックを前記第１ないし
    第４のステージに選択的に供給して各ステージをパイプ
    ライン制御する制御手段と、 外部から供給されたレーテンシ数に応じた制御信号に応
    答して、前記クロック発生手段の前記内部クロックを生
    成する経路を選択的に切り替えて前記各ステージの動作
    を変更することにより、パイプライン段数を切り替える
    切り替え手段とを具備することを特徴とする半導体記憶
    装置。
21. 【請求項２１】 前記クロック発生手段は、前記レーテ
    ンシ数に従って、前記外部クロックから前記内部クロッ
    クを発生する経路が選択されることを特徴とする請求項
    ２０に記載の半導体記憶装置。
22. 【請求項２２】 前記クロック発生手段は、前記外部ク
    ロックからデータ転送のステージ数とひとかたまりのデ
    ータとして転送されるデータ数とで決まる１つの内部ク
    ロックを生成し、前記１つの内部クロックから一連の経
    路を経て複数の内部クロックを生成することを特徴とす
    る請求項２１に記載の半導体記憶装置。
23. 【請求項２３】 メモリチップと、前記メモリチップに
    クロックを供給し、メモリチップからのデータの読み出
    し及び書き込みを制御するＣＰＵと、前記メモリチップ
    と前記ＣＰＵとの間でデータの授受を行うためのバスと
    を備えたメモリシステムにおいて、 前記メモリチップは、制御クロックに同期して、各々が
    データ転送に必要な一部の作業を行う連続した一連の複
    数のステージを有し、転送される１つのデータに着目す
    るとき、前記ステージを順次動作させてデータ転送し、
    且つ複数のステージが同時にデータ転送を行うパイプラ
    イン制御を行う制御手段と、 前記制御手段に前記ＣＰＵから供給されるクロックに基
    づいて内部クロックを生成するクロック発生手段と、 前記ＣＰＵから供給されるクロックと前記クロック発生
    手段で生成した内部クロックとを選択的に切り替えて前
    記各ステージの動作を制御するクロック切り替え手段と
    を具備することを特徴とするメモリシステム。
24. 【請求項２４】 メモリチップと、前記メモリチップに
    クロック及び制御信号を供給し、メモリチップからのデ
    ータの読み出し及び書き込みを制御するＣＰＵと、前記
    メモリチップと前記ＣＰＵとの間でデータの授受を行う
    ためのバスとを備えたメモリシステムにおいて、 前記メモリチップは、制御クロックに同期して、各々が
    データ転送に必要な一部の作業を行う連続した一連の複
    数のステージを有し、転送される１つのデータまたは２
    つ以上のまとまりとして同時に転送されるデータに着目
    するとき、前記ステージを順次動作させてデータ転送
    し、且つ複数のステージが同時にデータ転送を行うパイ
    プライン制御を行う制御手段と、 前記ＣＰＵから供給されるクロックに基づいて内部クロ
    ックを生成し、前記制御手段に供給することにより各ス
    テージの動作を制御するクロック発生手段と、 前記ＣＰＵから供給された制御信号に応答して、前記ク
    ロック発生手段の前記内部クロックを生成する経路を選
    択的に切り替える経路切り替え手段とを具備することを
    特徴とするメモリシステム。
25. 【請求項２５】 メモリチップと、前記メモリチップに
    クロックを供給し、メモリチップからのデータの読み出
    し及び書き込みを制御するＣＰＵと、前記メモリチップ
    と前記ＣＰＵとの間でデータの授受を行うためのバスと
    を備えたメモリシステムにおいて、 前記メモリチップは、データバーストの先頭アドレスが
    取り込まれ、このアドレスから一連のアドレスを生成す
    るアドレス発生回路と、前記アドレス発生回路で生成さ
    れたアドレスをデコードしてセンスアンプの選択信号を
    生成するカラムデコーダとを含む第１のステージと、 前記選択信号をラッチし、前記センスアンプとデータ転
    送線を接続してデータを転送する第２のステージと、 前記データ転送線に転送されたデータをセンスし、ラッ
    チするＤＱバッファ及び前記ＤＱバッファにラッチされ
    たデータを出力ドライバに転送する第３のステージと、 前記出力ドライバにデータをラッチし、チップの外部に
    出力する第４のステージと、 前記ＣＰＵから供給されるクロックに基づいて内部クロ
    ックを生成するクロック発生手段を有し、前記ＣＰＵか
    ら供給されるクロック及び前記内部クロックを前記第１
    ないし第４のステージに選択的に供給して各ステージを
    パイプライン制御する制御手段と、 前記ＣＰＵから供給されるクロックと前記クロック発生
    手段で発生した内部クロックを選択的に切り替えて前記
    各ステージの動作を変更することにより、レーテンシ数
    に応じてパイプライン段数を切り替える切り替え手段と
    を具備することを特徴とするメモリシステム。
26. 【請求項２６】 メモリチップと、前記メモリチップに
    クロック及びレーテンシ数に応じた制御信号を供給し、
    メモリチップからのデータの読み出し及び書き込みを制
    御するＣＰＵと、前記メモリチップと前記ＣＰＵとの間
    でデータの授受を行うためのバスとを備えたメモリシス
    テムにおいて、 前記メモリチップは、データバーストの先頭アドレスが
    取り込まれ、このアドレスから一連のアドレスを生成す
    るアドレス発生回路と、前記アドレス発生回路で生成さ
    れたアドレスをデコードしてセンスアンプの選択信号を
    生成するカラムデコーダとを含む第１のステージと、 前記選択信号をラッチし、前記センスアンプとデータ転
    送線を接続してデータを転送する第２のステージと、 前記データ転送線に転送されたデータをセンスし、ラッ
    チするＤＱバッファ及び前記ＤＱバッファにラッチされ
    たデータを出力ドライバに転送する第３のステージと、 前記出力ドライバにデータをラッチし、チップの外部に
    出力する第４のステージと、 前記ＣＰＵから供給されるクロックに基づいて内部クロ
    ックを生成するクロック発生手段を有し、前記内部クロ
    ックを前記第１ないし第４のステージに選択的に供給し
    て各ステージをパイプライン制御する制御手段と、 前記レーテンシ数に応じた制御信号に応答して、前記ク
    ロック発生手段の前記内部クロックを生成する経路を選
    択的に切り替えて前記各ステージの動作を変更すること
    により、パイプライン段数を切り替える切り替え手段と
    を具備することを特徴とするメモリシステム。
27. 【請求項２７】 前記メモリチップから読み出されたデ
    ータが前記バスを介して供給され、このデータに基づい
    て制御される少なくとも１つの電子機器を更に具備する
    ことを特徴とする請求項２３ないし２６いずれか１つの
    項に記載のメモリシステム。
28. 【請求項２８】 前記メモリチップに前記バスを介して
    アドレスを供給するコントローラを更に具備することを
    特徴とする請求項２３ないし２７いずれか１つの項に記
    載のメモリシステム。