JP2752634B2 - ソート処理装置 - Google Patents
ソート処理装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/22—Arrangements for sorting or merging computer data on continuous record carriers, e.g. tape, drum, disc
- G06F7/24—Sorting, i.e. extracting data from one or more carriers, rearranging the data in numerical or other ordered sequence, and rerecording the sorted data on the original carrier or on a different carrier or set of carriers sorting methods in general
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/22—Indexing scheme relating to groups G06F7/22 - G06F7/36
- G06F2207/222—Binary data tree
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S707/00—Data processing: database and file management or data structures
- Y10S707/99931—Database or file accessing
- Y10S707/99937—Sorting
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は多数のデータを指定された順序に従ってソ
ーティングを行うソート処理装置に関するものである。
ーティングを行うソート処理装置に関するものである。
第６図は、例えば電子通信学会論文誌,J66−Ｄ（1983
年３月,333ページ）図１に示された従来のソート処理装
置の構成図であり、１〜４は複数個のソートプロセッ
サ、５〜８はソートプロセッサ１〜４にそれぞれ対応す
る複数個のメモリ装置、９は本ソート処理装置が設定す
る１データの長さＬを表す。図の左から数えてｉ番目の
ソートプロセッサは２i-1Ｌの容量のメモリ装置を有す
る。
年３月,333ページ）図１に示された従来のソート処理装
置の構成図であり、１〜４は複数個のソートプロセッ
サ、５〜８はソートプロセッサ１〜４にそれぞれ対応す
る複数個のメモリ装置、９は本ソート処理装置が設定す
る１データの長さＬを表す。図の左から数えてｉ番目の
ソートプロセッサは２i-1Ｌの容量のメモリ装置を有す
る。
次に動作いついて説明する。ソーティングされるデー
タはソートプロセッサ１に次々と入力される。ソートプ
ロセッサ１は入力されてくるデータに対して１つをその
メモリ装置５に格納し、これと次に入力されてくるデー
タとを比較して、例えば降順ソーティングの場合は、大
きい方を先に、小さい方を後にして次段のソートプロセ
ッサ２へ送り出すことを繰り返す。一方、ソートプロセ
ッサ２はソートプロセッサ１から次々と送られてくる２
つ毎に降順となっているデータ（降順２個組）に対し、
１つの２個組をそのメモリ装置６に格納し、これと次に
に入力されてくる降順２個組と併合して、４個毎に降順
に並べられたデータ（降順４個組）をソートプロセッサ
３に出力することを繰り返す。一般にｉ番目のソートプ
ロセッサはｉ−１番目のソートプロセッサから次々と送
られてくる降順２i-1個組を併合して降順２i個組を生成
し、これをｉ＋１番目のソートプロセッサに出力するこ
とを繰り返す。
タはソートプロセッサ１に次々と入力される。ソートプ
ロセッサ１は入力されてくるデータに対して１つをその
メモリ装置５に格納し、これと次に入力されてくるデー
タとを比較して、例えば降順ソーティングの場合は、大
きい方を先に、小さい方を後にして次段のソートプロセ
ッサ２へ送り出すことを繰り返す。一方、ソートプロセ
ッサ２はソートプロセッサ１から次々と送られてくる２
つ毎に降順となっているデータ（降順２個組）に対し、
１つの２個組をそのメモリ装置６に格納し、これと次に
に入力されてくる降順２個組と併合して、４個毎に降順
に並べられたデータ（降順４個組）をソートプロセッサ
３に出力することを繰り返す。一般にｉ番目のソートプ
ロセッサはｉ−１番目のソートプロセッサから次々と送
られてくる降順２i-1個組を併合して降順２i個組を生成
し、これをｉ＋１番目のソートプロセッサに出力するこ
とを繰り返す。
これにより、Ｎ＝２n個のデータを入力した時、ｎ番
目のソートプロセッサからの出力は降順Ｎ（＝２2）個
組となり、ソーティングが完了したことになる。
目のソートプロセッサからの出力は降順Ｎ（＝２2）個
組となり、ソーティングが完了したことになる。
以上の動作はソーティングすべきデータ長Ｘがソート
処理装置の設定するデータ長Ｌと等しいか、それより短
い場合についてである。
処理装置の設定するデータ長Ｌと等しいか、それより短
い場合についてである。
ところで、入力データ長Ｘが設定データ長Ｌよりも長
い場合は、このままではソーティングが実行できないが
第１番目のソートプロセッサ１に対し、併合を上記の通
りに行う（MRGモードと呼ぶ）か、或いは併合操作を行
わず、入力されたデータを直接次のソートプロセッサ２
に送出する（NMモードと呼ぶ）かを入力データ長Ｘに応
じて動的に切り換えることにより、ソート処理装置のメ
モリ装置５〜８を有効に利用し、この様な場合でも可能
な限り多くのデータをソーティングすることが、例えば
Proceedings of 5th International Workshop on Datab
ase Machines（1986年10月144ページ）に理論的に証明
されている。これについてＸ＝1.1Lの場合を例にとり降
順ソーティングを仮定して動作を説明する。尚、この場
合、入力データ長Ｘは設定データ長Ｌよりも長いため、
メモリ装置の容量が２i-1ＬのままではMRGモードの併合
操作が行えないので、上記文献に記載されているよう
に、メモリ装置の容量を増やすことが必要である。
い場合は、このままではソーティングが実行できないが
第１番目のソートプロセッサ１に対し、併合を上記の通
りに行う（MRGモードと呼ぶ）か、或いは併合操作を行
わず、入力されたデータを直接次のソートプロセッサ２
に送出する（NMモードと呼ぶ）かを入力データ長Ｘに応
じて動的に切り換えることにより、ソート処理装置のメ
モリ装置５〜８を有効に利用し、この様な場合でも可能
な限り多くのデータをソーティングすることが、例えば
Proceedings of 5th International Workshop on Datab
ase Machines（1986年10月144ページ）に理論的に証明
されている。これについてＸ＝1.1Lの場合を例にとり降
順ソーティングを仮定して動作を説明する。尚、この場
合、入力データ長Ｘは設定データ長Ｌよりも長いため、
メモリ装置の容量が２i-1ＬのままではMRGモードの併合
操作が行えないので、上記文献に記載されているよう
に、メモリ装置の容量を増やすことが必要である。
今、ソートプロセッサ４のメモリ装置８の容量は8Lで
あるから、ここには〔8L/X〕＝〔8L/1.1L〕＝７
（〔ｎ〕はｎの整数部を表す）個のデータを格納するこ
とができる。この為にはソートプロセッサ３はデータ長
さ「７」の降順７個組を生成し、これをソートプロセッ
サ４に送出することが繰り返し行えればよく、更にこの
時、ソートプロセッサ２は、降順３個組と降順４個組を
繰り返し、ソートプロセッサ３に送出することが行えれ
ばよい。また更にソートプロセッサ１は、降順１個組，
降順２個組，降順２個組，降順２個組を繰り返し生成
し、ソートプロセッサ２に送出できればよい。この様子
を第５図に示す。
あるから、ここには〔8L/X〕＝〔8L/1.1L〕＝７
（〔ｎ〕はｎの整数部を表す）個のデータを格納するこ
とができる。この為にはソートプロセッサ３はデータ長
さ「７」の降順７個組を生成し、これをソートプロセッ
サ４に送出することが繰り返し行えればよく、更にこの
時、ソートプロセッサ２は、降順３個組と降順４個組を
繰り返し、ソートプロセッサ３に送出することが行えれ
ばよい。また更にソートプロセッサ１は、降順１個組，
降順２個組，降順２個組，降順２個組を繰り返し生成
し、ソートプロセッサ２に送出できればよい。この様子
を第５図に示す。
第５図において、17〜30はソート処理装置に入力され
るデータを、入力された順序に表したものである。ま
た、31〜37は、例えば17,24がソートプロセッサ１をNM
モードで、18,25等がMRGモードとなる様に制御すべきこ
とを示す。10はソートプロセッサ３が生成すべき降順ｎ
個組のｎの値を示し、同様に11,12はソートプロセッサ
２が生成すべき降順ｎ個組のｎの値を示し、13〜16はソ
ートプロセッサ１が同期的に生成すべき降順ｎ個組のｎ
の値を示す。なお、第５図に示すＰ1,P2,P3は第６図に
示すソートプロセッサ1,2,3にそれぞれ相当する。
るデータを、入力された順序に表したものである。ま
た、31〜37は、例えば17,24がソートプロセッサ１をNM
モードで、18,25等がMRGモードとなる様に制御すべきこ
とを示す。10はソートプロセッサ３が生成すべき降順ｎ
個組のｎの値を示し、同様に11,12はソートプロセッサ
２が生成すべき降順ｎ個組のｎの値を示し、13〜16はソ
ートプロセッサ１が同期的に生成すべき降順ｎ個組のｎ
の値を示す。なお、第５図に示すＰ1,P2,P3は第６図に
示すソートプロセッサ1,2,3にそれぞれ相当する。
これにより、第３番目のソートプロセッサ３は降順７
個組を第４番目のソートプロセッサ４に常に送出するこ
ととなり、第６図に示された構成のソート処理装置によ
り、このような場合でも14個のデータがソーティング可
能となる。
個組を第４番目のソートプロセッサ４に常に送出するこ
ととなり、第６図に示された構成のソート処理装置によ
り、このような場合でも14個のデータがソーティング可
能となる。
従来のソート処理装置は、入力データ長Ｘが設定デー
タ長Ｌを越えた場合のソーティング処理においては上記
の様なモード・切り換えの為の制御データが必要とさ
れ、一方この制御データの生成手順は極めて複雑で、プ
ログラムによる生成の他には手順がなく、この為にソー
ティング処理の性能低下を招くなどの問題点があった。
タ長Ｌを越えた場合のソーティング処理においては上記
の様なモード・切り換えの為の制御データが必要とさ
れ、一方この制御データの生成手順は極めて複雑で、プ
ログラムによる生成の他には手順がなく、この為にソー
ティング処理の性能低下を招くなどの問題点があった。
本発明は上記のような問題点を解消するためになされ
たもので、制御データ生成プログラムを不要とし、安価
で簡単なハードウェアで構成され、効率良く制御データ
を生成可能とし、ソーティング処理の性能の向上を図れ
るソート処理装置を得ることを目的とする。
たもので、制御データ生成プログラムを不要とし、安価
で簡単なハードウェアで構成され、効率良く制御データ
を生成可能とし、ソーティング処理の性能の向上を図れ
るソート処理装置を得ることを目的とする。
［課題を解決するための手段］ この発明の請求項１に係るソート処理装置は、順次接
続された複数個のソートプロセッサと，これら各複数個
のソートプロセッサ毎に設けられた複数のメモリ装置で
あって、前段から後段のソートプロセッサにいくに従っ
て記憶容量の大きなものが対応付けられるメモリ装置
と，から成り、各ソートプロセッサは、１個のデータを
入力してそのまま次段のソートプロセッサに出力する第
１の機能（NMモード）と、入力した複数個のデータをメ
モリ装置に格納した後、格納した複数個のデータを指定
された順に並べ変えて併合して次段のソートプロセッサ
に出力する第２の機能（MRGモード）を有し、これらの
第1,第２の２つの機能が制御データによって動的に切り
換えられるソート処理装置であって、設定データ長Ｌよ
りも長いデータ長Ｘのデータを入力する場合、上記ソー
トプロセッサに対応する各メモリ装置のデータ記憶容量
を、予め設定されている容量Ｚn-1Ｌ（但し、Ｚは２以
上のビット単位,nはソートプロセッサの段数,Lは設定デ
ータ長を示す）より増やすことにより上記第２の機能を
行うものにおいて、上記設定データ長Ｌより長いデータ
長Ｘのデータを入力してソートする場合、ＺdL/X＝Ｚe
＋α（０＜α＜Ｚe）と置いて、１段目のソートプロセ
ッサのノード数Ｚeと判定値αとを算出するｄ段目のソ
ートプロセッサと、１段目のソートプロセッサの各ノー
ドに０から始まる番号を順番に割り付け、各ノードに割
り付けられた番号の論理値のビット順を逆順にした逆順
論理値と上記αの論理値とを比較して、上記αの論理値
よりも小さい逆順論理値を持つノードには上記第２の機
能を実行させる制御データを出力し、その他の逆順論理
値を持つノードには上記第１の機能を実行させる制御デ
ータを出力する制御データ出力手段と、を備えたもので
ある。
続された複数個のソートプロセッサと，これら各複数個
のソートプロセッサ毎に設けられた複数のメモリ装置で
あって、前段から後段のソートプロセッサにいくに従っ
て記憶容量の大きなものが対応付けられるメモリ装置
と，から成り、各ソートプロセッサは、１個のデータを
入力してそのまま次段のソートプロセッサに出力する第
１の機能（NMモード）と、入力した複数個のデータをメ
モリ装置に格納した後、格納した複数個のデータを指定
された順に並べ変えて併合して次段のソートプロセッサ
に出力する第２の機能（MRGモード）を有し、これらの
第1,第２の２つの機能が制御データによって動的に切り
換えられるソート処理装置であって、設定データ長Ｌよ
りも長いデータ長Ｘのデータを入力する場合、上記ソー
トプロセッサに対応する各メモリ装置のデータ記憶容量
を、予め設定されている容量Ｚn-1Ｌ（但し、Ｚは２以
上のビット単位,nはソートプロセッサの段数,Lは設定デ
ータ長を示す）より増やすことにより上記第２の機能を
行うものにおいて、上記設定データ長Ｌより長いデータ
長Ｘのデータを入力してソートする場合、ＺdL/X＝Ｚe
＋α（０＜α＜Ｚe）と置いて、１段目のソートプロセ
ッサのノード数Ｚeと判定値αとを算出するｄ段目のソ
ートプロセッサと、１段目のソートプロセッサの各ノー
ドに０から始まる番号を順番に割り付け、各ノードに割
り付けられた番号の論理値のビット順を逆順にした逆順
論理値と上記αの論理値とを比較して、上記αの論理値
よりも小さい逆順論理値を持つノードには上記第２の機
能を実行させる制御データを出力し、その他の逆順論理
値を持つノードには上記第１の機能を実行させる制御デ
ータを出力する制御データ出力手段と、を備えたもので
ある。
また、請求項２に係るソート処理装置は、設定データ
長Ｌより長いデータ長Ｘのデータを入力してソートする
場合、ＺdL/X＝Ｚf−α（０＜α＜Ｚf）と置いて、１段
目のソートプロセッサの前段に想定される仮想ソートプ
ロセッサのノート数Ｚfと判定値αとを算出するｄ段目
のソートプロセッサと、上記仮想ソートプロセッサの各
ノードに０から始まる番号を順番に割り付け、各ノード
に割り付けられた番号の論理値のビット順を逆順にした
逆順論理値と上記αの論理値とを比較して、上記αの論
理値よりも小さい逆順論理値を持つノードを検出した場
合には、そのノードに対応する１段目のソートプロセッ
サのノードに対して上記第１の機能を実行させる制御デ
ータを出力し、その他の逆順論理値を持つノードを検出
した場合には、そのノードに対応する１段目のソートプ
ロセッサのノードに対して上記第２の機能を実行させる
制御データを出力する制御データ出力手段と、を備えた
ものである。
長Ｌより長いデータ長Ｘのデータを入力してソートする
場合、ＺdL/X＝Ｚf−α（０＜α＜Ｚf）と置いて、１段
目のソートプロセッサの前段に想定される仮想ソートプ
ロセッサのノート数Ｚfと判定値αとを算出するｄ段目
のソートプロセッサと、上記仮想ソートプロセッサの各
ノードに０から始まる番号を順番に割り付け、各ノード
に割り付けられた番号の論理値のビット順を逆順にした
逆順論理値と上記αの論理値とを比較して、上記αの論
理値よりも小さい逆順論理値を持つノードを検出した場
合には、そのノードに対応する１段目のソートプロセッ
サのノードに対して上記第１の機能を実行させる制御デ
ータを出力し、その他の逆順論理値を持つノードを検出
した場合には、そのノードに対応する１段目のソートプ
ロセッサのノードに対して上記第２の機能を実行させる
制御データを出力する制御データ出力手段と、を備えた
ものである。
［作用］ 請求項１では、ｄ段目のソートプロセッサにより、Ｚ
dL/X＝Ｚe＋α（０＜α＜Ｚe）と置いて、１段目のソー
トプロセッサのノード数Ｚeと判定値αとを算出する。
つまり、「Ｚのベキ乗でなるべく大きいもの（Ｚe）＋
その残り（α）」というように値を考える。そして、制
御データ出力手段は、１段目のソートプロセッサの各ノ
ードに０から始まる番号を順番に割り付け、各ノードに
割り付けられた番号の論理値のビット順を逆順にした逆
順論理値と上記αの論理値とを比較して、上記αの論理
値よりも小さい逆順論理値を持つノードには第２の機能
を実行させる制御データを出力し、その他の逆順論理値
を持つノードには第１の機能を実行させる制御データを
出力する。
dL/X＝Ｚe＋α（０＜α＜Ｚe）と置いて、１段目のソー
トプロセッサのノード数Ｚeと判定値αとを算出する。
つまり、「Ｚのベキ乗でなるべく大きいもの（Ｚe）＋
その残り（α）」というように値を考える。そして、制
御データ出力手段は、１段目のソートプロセッサの各ノ
ードに０から始まる番号を順番に割り付け、各ノードに
割り付けられた番号の論理値のビット順を逆順にした逆
順論理値と上記αの論理値とを比較して、上記αの論理
値よりも小さい逆順論理値を持つノードには第２の機能
を実行させる制御データを出力し、その他の逆順論理値
を持つノードには第１の機能を実行させる制御データを
出力する。
請求項２では、ｄ段目のソートプロセッサにより、Ｚ
dL/X＝Ｚf−α（０＜α＜Ｚf）と置いて、仮想ソートプ
ロセッサのノード数Ｚfと判定値αとを算出する。制御
データ出力手段は、上記仮想ソートプロセッサの各ノー
ドに０から始まる番号を順番に割り付け、各ノードに割
り付けられた番号の論理値のビット順を逆順にした逆順
論理値と上記αの論理値とを比較して、上記αの論理値
よりも小さい逆順論理値を持つノードを検出した場合に
は、そのノードに対応する１段目のソートプロセッサの
ノードに対して上記第１の機能を実行させる制御データ
を出力し、その他の逆順論理値を持つノードを検出した
場合には、そのノードに対応する１段目のソートプロセ
ッサのノードに対して上記第２の機能を実行させる制御
データを出力する。
dL/X＝Ｚf−α（０＜α＜Ｚf）と置いて、仮想ソートプ
ロセッサのノード数Ｚfと判定値αとを算出する。制御
データ出力手段は、上記仮想ソートプロセッサの各ノー
ドに０から始まる番号を順番に割り付け、各ノードに割
り付けられた番号の論理値のビット順を逆順にした逆順
論理値と上記αの論理値とを比較して、上記αの論理値
よりも小さい逆順論理値を持つノードを検出した場合に
は、そのノードに対応する１段目のソートプロセッサの
ノードに対して上記第１の機能を実行させる制御データ
を出力し、その他の逆順論理値を持つノードを検出した
場合には、そのノードに対応する１段目のソートプロセ
ッサのノードに対して上記第２の機能を実行させる制御
データを出力する。
［発明の実施例］ 第１図はこの発明の一実施例に係るソート処理装置の
構成を示すブロック図である。第１図において、第６図
に示す構成要素に対応するものには同一の符号を付し、
その説明を省略する。また、第２図は第１図に示す制御
データ出力装置Ｇの構成を示すブロック図である。第２
図において、A,Bはディスク装置などから入力されるデ
ータの長さに関する情報を格納する格納手段としてのラ
ッチレジスタ回路、Ｃはラッチレジスタ回路Ａの出力を
カウントするカウンタ回路、Ｄは第３図に示すようにカ
ウンタ回路Ｃの出力信号である最上位ビットを最下位ビ
ットへ移すように構成されたビット順逆転回路、Ｅはビ
ット順逆転回路Ｄの出力とラッチレジスタ回路Ｂの出力
とを比較する比較回路、Ｆは比較回路Ｅの出力結果に応
じて制御データを生成する制御データ生成回路である。
その制御データは、入力された１個のデータを対応する
メモリ装置に格納するとともにこの格納された１個のデ
ータを出力する第１の機能（NMモード）と、入力された
複数個のデータを指定された順に並べ変えて併合して対
応するメモリ装置に格納するとともにこの格納された複
数個のデータを出力する第２の機能（MRGモード）とを
切り換えるためのものである。第１図の各ソートプロセ
ッサ１〜４はNMモードおよびMRGモードを有している。
第２図の比較回路Ｅは、ビット順逆転回路Ｄからの信号
がラッチレジスタ回路Ｂからの信号より論理的に小さい
とき論理「０」を出力し、そうでないとき論理「１」を
出力する。
構成を示すブロック図である。第１図において、第６図
に示す構成要素に対応するものには同一の符号を付し、
その説明を省略する。また、第２図は第１図に示す制御
データ出力装置Ｇの構成を示すブロック図である。第２
図において、A,Bはディスク装置などから入力されるデ
ータの長さに関する情報を格納する格納手段としてのラ
ッチレジスタ回路、Ｃはラッチレジスタ回路Ａの出力を
カウントするカウンタ回路、Ｄは第３図に示すようにカ
ウンタ回路Ｃの出力信号である最上位ビットを最下位ビ
ットへ移すように構成されたビット順逆転回路、Ｅはビ
ット順逆転回路Ｄの出力とラッチレジスタ回路Ｂの出力
とを比較する比較回路、Ｆは比較回路Ｅの出力結果に応
じて制御データを生成する制御データ生成回路である。
その制御データは、入力された１個のデータを対応する
メモリ装置に格納するとともにこの格納された１個のデ
ータを出力する第１の機能（NMモード）と、入力された
複数個のデータを指定された順に並べ変えて併合して対
応するメモリ装置に格納するとともにこの格納された複
数個のデータを出力する第２の機能（MRGモード）とを
切り換えるためのものである。第１図の各ソートプロセ
ッサ１〜４はNMモードおよびMRGモードを有している。
第２図の比較回路Ｅは、ビット順逆転回路Ｄからの信号
がラッチレジスタ回路Ｂからの信号より論理的に小さい
とき論理「０」を出力し、そうでないとき論理「１」を
出力する。
次に動作について説明する。ソート処理装置が設定し
ている設定データ長Ｌがディスク装置などから入力され
てくる入力データ長Ｘに対し、Ｘ＞Ｌの場合、あるソー
トプロセッサ（第１図から見て左よりｄ番目のソートプ
ロセッサ）を選び、そのソートプロセッサで〔２dL/X〕
を計算し、これを〔２dL/X〕＝２e＋α（０＜α＜２e）
とする。そして２e−１をラッチレジスタ回路Ａに、α
をラッチレジスタ回路Ｂにそれぞれ格納する。この後、
制御データ出力装置Ｇは制御データの生成を開始する。
即ち、制御データの生成の開始と共にラッチレジスタ回
路Ａ内のデータがカウンタ回路Ｃに移されてカウントさ
れる。次いでカウンタ回路Ｃのデータは、ビット順逆転
回路Ｄによりビット順が逆転され、比較回路Ｅでラッチ
レジスタ回路Ｂのデータと比較される。比較回路Ｅで比
較された結果が、上述したように論理「１」であれば制
御データ生成回路ＦはNMモードを示す制御データを出力
し、論理「０」であれば制御データ生成回路Ｆは現デー
タとそれに続いて入力されるデータに対し、MRGモード
を示す制御データを出力する。これら１個のデータに対
する入力動作が終了すると、カウンタ回路Ｃの内容は
「１」減じられる。この内容が負になればラッチレジス
タ回路Ａからカウンタ回路Ｃに内容が移される。この
後、次のディスク装置などからのレコードデータに対し
て同様な処理が繰り返し行われる。制御データ生成回路
Ｆから出力される制御データは選択されたソートプロセ
ッサに転送され、これにより、ソートプロセッサはその
制御データに従って動作する。ディスク装置などから入
力されたデータはそのソートプロセッサによりソーティ
ングされ、ホスト計算機などに伝送される。尚、実施例
では、各ソートプロセッサに対応する各メモリ装置のデ
ータ記憶容量はＺn-1Ｌで示され、Ｚ＝２ビットとして
いるので、ｄ段目のソートプロセッサで２dL/Xを計算し
ている。この値は、一般には色々な値となるが、第５図
では、２dL/X＝７の例を示している。そして、２dL/X＝
２e＋α（０＜α＜２e）を満たす値は、ｅ＝2,α＝３で
あり、７＝２2＋３となる。また、１段目のソートプロ
セッサ１のノード数＝２e＝４となる。まず、α＝３を
論理値で表現した「11」がラッチレジスタ回路Ｂにラッ
チされる。そして、第５図においては、１段目のソート
プロセッサ１の４つのノード（13〜16）に対する番号の
割り付けは、ラッチレジスタ回路Ａに２e−１＝３＝「1
1」が格納されているので、左のノードから順にダウン
カウントしていけば、各ノードに左から順に「11」「1
0」「01」「00」が割り付けられる。このビット順を逆
転すれば「11」「01」「10」「00」（逆順論理値）であ
り、この各値を上記α＝「11」と比較していく。この場
合、一番左のノード以外はすべて逆順論理値＜αなの
で、MRGモード（第２の機能）とし、一番左のノードだ
けが逆順論理値≧α（その他）なのでNMモード（第１の
機能）とする。従って、メモリ装置を効率良く使用して
ソートを行うことができる。
ている設定データ長Ｌがディスク装置などから入力され
てくる入力データ長Ｘに対し、Ｘ＞Ｌの場合、あるソー
トプロセッサ（第１図から見て左よりｄ番目のソートプ
ロセッサ）を選び、そのソートプロセッサで〔２dL/X〕
を計算し、これを〔２dL/X〕＝２e＋α（０＜α＜２e）
とする。そして２e−１をラッチレジスタ回路Ａに、α
をラッチレジスタ回路Ｂにそれぞれ格納する。この後、
制御データ出力装置Ｇは制御データの生成を開始する。
即ち、制御データの生成の開始と共にラッチレジスタ回
路Ａ内のデータがカウンタ回路Ｃに移されてカウントさ
れる。次いでカウンタ回路Ｃのデータは、ビット順逆転
回路Ｄによりビット順が逆転され、比較回路Ｅでラッチ
レジスタ回路Ｂのデータと比較される。比較回路Ｅで比
較された結果が、上述したように論理「１」であれば制
御データ生成回路ＦはNMモードを示す制御データを出力
し、論理「０」であれば制御データ生成回路Ｆは現デー
タとそれに続いて入力されるデータに対し、MRGモード
を示す制御データを出力する。これら１個のデータに対
する入力動作が終了すると、カウンタ回路Ｃの内容は
「１」減じられる。この内容が負になればラッチレジス
タ回路Ａからカウンタ回路Ｃに内容が移される。この
後、次のディスク装置などからのレコードデータに対し
て同様な処理が繰り返し行われる。制御データ生成回路
Ｆから出力される制御データは選択されたソートプロセ
ッサに転送され、これにより、ソートプロセッサはその
制御データに従って動作する。ディスク装置などから入
力されたデータはそのソートプロセッサによりソーティ
ングされ、ホスト計算機などに伝送される。尚、実施例
では、各ソートプロセッサに対応する各メモリ装置のデ
ータ記憶容量はＺn-1Ｌで示され、Ｚ＝２ビットとして
いるので、ｄ段目のソートプロセッサで２dL/Xを計算し
ている。この値は、一般には色々な値となるが、第５図
では、２dL/X＝７の例を示している。そして、２dL/X＝
２e＋α（０＜α＜２e）を満たす値は、ｅ＝2,α＝３で
あり、７＝２2＋３となる。また、１段目のソートプロ
セッサ１のノード数＝２e＝４となる。まず、α＝３を
論理値で表現した「11」がラッチレジスタ回路Ｂにラッ
チされる。そして、第５図においては、１段目のソート
プロセッサ１の４つのノード（13〜16）に対する番号の
割り付けは、ラッチレジスタ回路Ａに２e−１＝３＝「1
1」が格納されているので、左のノードから順にダウン
カウントしていけば、各ノードに左から順に「11」「1
0」「01」「00」が割り付けられる。このビット順を逆
転すれば「11」「01」「10」「00」（逆順論理値）であ
り、この各値を上記α＝「11」と比較していく。この場
合、一番左のノード以外はすべて逆順論理値＜αなの
で、MRGモード（第２の機能）とし、一番左のノードだ
けが逆順論理値≧α（その他）なのでNMモード（第１の
機能）とする。従って、メモリ装置を効率良く使用して
ソートを行うことができる。
尚、第５図よりも複雑な例を第７図に示す。これは４
段目のソートプロセッサ４（ｄ＝４）で、２dL/X＝13と
計算した場合の例である。この場合でも、第５図の場合
と同じように、１段目のソートプロセッサの各ノードの
モード制御が行われ、メモリ装置を効率良く使用してソ
ートを行うことができる。
段目のソートプロセッサ４（ｄ＝４）で、２dL/X＝13と
計算した場合の例である。この場合でも、第５図の場合
と同じように、１段目のソートプロセッサの各ノードの
モード制御が行われ、メモリ装置を効率良く使用してソ
ートを行うことができる。
なお、上記実施例では第５図に示す13〜16の値に着目
したものを示したが、これを第４図に示す如く拡張し、
仮想のソートプロセッサＰ0を考え、それに対応する値
（第４図の38〜45）を生成することを行ってもよい。こ
の場合は先と同様なL,X,dに対し、〔２dL/X〕＝２f−α
（０＜α＜２f）とし、２fを第２図のラッチレジスタ回
路Ａに、αをラッチレジスタ回路Ｂにそれぞれ格納し、
又カウンタ回路Ｃを初期値「０」とするインクリメント
カウンタ回路とする。更に比較回路Ｅは、ビット順逆転
回路Ｄからのデータがラッチレジスタ回路Ｂからのデー
タより小さい時「１」を出力し、他の場合「０」を出力
する様に変更し、制御データ生成回路Ｆは比較回路Ｅの
データが「１」の時NMモードの制御データを出力し、他
の時MRGモードの制御データを出力する様にしてもよ
い。この場合カウンタ回路Ｃは、１データの処理が終了
した時、及び比較回路Ｅが「１」を出力した時、値が
「１」増加され、また、その結果がラッチレジスタ回路
Ａの値以上となった時値が「０」にリセットされるもの
とする。以上の構成によっても同様の出力が得られる。
第４図でも、２dL/X＝７の例を示しており、この場合、
２dL/X＝２f−α（０＜α＜２f）を満たす値は、ｆ＝3,
α＝１であり、７＝２3−１となる。また、１段目のソ
ートプロセッサ１の前段に想定した仮想プロセッサのノ
ード数＝２f＝８となる。まず、α＝１を論理値で表現
した「001」がラッチレジスタ回路Ｂにラッチされ、そ
して、ラッチレジスタ回路Ａには、２f＝８＝「111」が
格納される。第４図においては、仮想ソートプロセッサ
の８つのノード（38〜45）に対する番号の割り付けは、
ラッチレジスタ回路Ａに２f＝８＝「111」が格納されて
いるので、初期値「000」のカウンタでインクリメント
して左のノードから順に「000」〜「111」を割り付け
る。これら値のビット順を逆転した逆順論理値を順次上
記α＝「001」と比較していく。この場合、一番左のノ
ードだけが逆順論理値＜αなのでこのノードに対応する
１段目のソート受皿１のノードをNMモード（第１の機
能）とする。そして、一番左のノード以外はすべて逆順
論理値≧αであるので、これらノードに対応する１段目
のソートプロセッサ１のノードはMRGモード（第２の機
能）とする。尚、第４図のノード39では、前段のノード
38で比較回路ＥからNMモードとする信号「１」が出力さ
れるので、カウンタの値が１つ増加してノード40を示す
値となるので、ここでは比較は行われない。この場合に
おいても、メモリ装置を効率良く使用してソートを行う
ことができる。
したものを示したが、これを第４図に示す如く拡張し、
仮想のソートプロセッサＰ0を考え、それに対応する値
（第４図の38〜45）を生成することを行ってもよい。こ
の場合は先と同様なL,X,dに対し、〔２dL/X〕＝２f−α
（０＜α＜２f）とし、２fを第２図のラッチレジスタ回
路Ａに、αをラッチレジスタ回路Ｂにそれぞれ格納し、
又カウンタ回路Ｃを初期値「０」とするインクリメント
カウンタ回路とする。更に比較回路Ｅは、ビット順逆転
回路Ｄからのデータがラッチレジスタ回路Ｂからのデー
タより小さい時「１」を出力し、他の場合「０」を出力
する様に変更し、制御データ生成回路Ｆは比較回路Ｅの
データが「１」の時NMモードの制御データを出力し、他
の時MRGモードの制御データを出力する様にしてもよ
い。この場合カウンタ回路Ｃは、１データの処理が終了
した時、及び比較回路Ｅが「１」を出力した時、値が
「１」増加され、また、その結果がラッチレジスタ回路
Ａの値以上となった時値が「０」にリセットされるもの
とする。以上の構成によっても同様の出力が得られる。
第４図でも、２dL/X＝７の例を示しており、この場合、
２dL/X＝２f−α（０＜α＜２f）を満たす値は、ｆ＝3,
α＝１であり、７＝２3−１となる。また、１段目のソ
ートプロセッサ１の前段に想定した仮想プロセッサのノ
ード数＝２f＝８となる。まず、α＝１を論理値で表現
した「001」がラッチレジスタ回路Ｂにラッチされ、そ
して、ラッチレジスタ回路Ａには、２f＝８＝「111」が
格納される。第４図においては、仮想ソートプロセッサ
の８つのノード（38〜45）に対する番号の割り付けは、
ラッチレジスタ回路Ａに２f＝８＝「111」が格納されて
いるので、初期値「000」のカウンタでインクリメント
して左のノードから順に「000」〜「111」を割り付け
る。これら値のビット順を逆転した逆順論理値を順次上
記α＝「001」と比較していく。この場合、一番左のノ
ードだけが逆順論理値＜αなのでこのノードに対応する
１段目のソート受皿１のノードをNMモード（第１の機
能）とする。そして、一番左のノード以外はすべて逆順
論理値≧αであるので、これらノードに対応する１段目
のソートプロセッサ１のノードはMRGモード（第２の機
能）とする。尚、第４図のノード39では、前段のノード
38で比較回路ＥからNMモードとする信号「１」が出力さ
れるので、カウンタの値が１つ増加してノード40を示す
値となるので、ここでは比較は行われない。この場合に
おいても、メモリ装置を効率良く使用してソートを行う
ことができる。
以上のように本発明の請求項１のソート処理装置は、
データ長Ｌより長いデータ長Ｘのデータを入力してソー
トする場合、ＺdL/X＝Ｚe＋α（０＜α＜Ｚe）と置い
て、１段目のソートプロセッサのノード数Ｚeと判定値
αとを算出するｄ段目のソートプロセッサと、１段目の
ソートプロセッサの各ノードに０から始まる番号を順番
に割り付け、各ノードに割り付けられた番号の論理値の
ビット順を逆順にした逆順論理値と上記αの論理値とを
比較して、上記αの論理値よりも小さい逆順論理値を持
つノードには第２の機能（MRGモード）を実行させる制
御データを出力し、その他の逆順論理値を持つノードに
は第１の機能（NMモード）を実行させる制御データを出
力する制御データ出力手段と、を備え、さらに、請求項
２のソート処理装置は、データ長Ｌより長いデータ長Ｘ
のデータを入力してソートする場合、ＺdL/X＝Ｚf−α
（０＜α＜Ｚf）と置いて、１段目のソートプロセッサ
の前段に想定される仮想ソートプロセッサのノード数Ｚ
fと判定値αとを算出するｄ段目のソートプロセッサ
と、上記仮想ソートプロセッサの各ノードに０から始ま
る番号を順番に割り付け、各ノードに割り付けらた番号
の論理値のビット順を逆順にした逆順論理値と上記αの
論理値とを比較して、上記αの論理値よりも小さい逆順
論理値を持つノードを検出した場合には、そのノードに
対応する１段目のソートプロセッサのノードに対して第
１の機能（NMモード）を実行させる制御データを出力
し、その他の逆順論理値を持つノードを検出した場合に
は、そのノードに対応する１段目のソートプロセッサの
ノードに対して第２の機能（MRGモード）を実行させる
制御データを出力する制御データ出力手段と、を備えた
ので、従来において必要されていた制御データ生成プロ
グラムが不要となり、安価で簡単なハードウェアにより
効率良く制御データを生成でき、したがってデータ長に
よらずソーティング処理の性能が向上するという効果が
得られる。
データ長Ｌより長いデータ長Ｘのデータを入力してソー
トする場合、ＺdL/X＝Ｚe＋α（０＜α＜Ｚe）と置い
て、１段目のソートプロセッサのノード数Ｚeと判定値
αとを算出するｄ段目のソートプロセッサと、１段目の
ソートプロセッサの各ノードに０から始まる番号を順番
に割り付け、各ノードに割り付けられた番号の論理値の
ビット順を逆順にした逆順論理値と上記αの論理値とを
比較して、上記αの論理値よりも小さい逆順論理値を持
つノードには第２の機能（MRGモード）を実行させる制
御データを出力し、その他の逆順論理値を持つノードに
は第１の機能（NMモード）を実行させる制御データを出
力する制御データ出力手段と、を備え、さらに、請求項
２のソート処理装置は、データ長Ｌより長いデータ長Ｘ
のデータを入力してソートする場合、ＺdL/X＝Ｚf−α
（０＜α＜Ｚf）と置いて、１段目のソートプロセッサ
の前段に想定される仮想ソートプロセッサのノード数Ｚ
fと判定値αとを算出するｄ段目のソートプロセッサ
と、上記仮想ソートプロセッサの各ノードに０から始ま
る番号を順番に割り付け、各ノードに割り付けらた番号
の論理値のビット順を逆順にした逆順論理値と上記αの
論理値とを比較して、上記αの論理値よりも小さい逆順
論理値を持つノードを検出した場合には、そのノードに
対応する１段目のソートプロセッサのノードに対して第
１の機能（NMモード）を実行させる制御データを出力
し、その他の逆順論理値を持つノードを検出した場合に
は、そのノードに対応する１段目のソートプロセッサの
ノードに対して第２の機能（MRGモード）を実行させる
制御データを出力する制御データ出力手段と、を備えた
ので、従来において必要されていた制御データ生成プロ
グラムが不要となり、安価で簡単なハードウェアにより
効率良く制御データを生成でき、したがってデータ長に
よらずソーティング処理の性能が向上するという効果が
得られる。
第１図はこの発明の一実施例に係るソート処理装置の構
成を示すブロック図、第２図は第１図に示す制御データ
出力装置の構成を示すブロック図、第３図は第２図に示
すビット順逆転回路の構成を説明するための図、第４図
は他の実施例における制御データ生成処理を説明するた
めの図、第５図は一実施例および従来例における制御デ
ータ生成処理を説明するための図、第６図は従来のソー
ト処理装置の構成を示すブロック図、第７図は本発明に
おける制御データ生成処理を説明するための図である。 １〜４……ソートプロセッサ、５〜８……メモリ装置、
A,B……ラッチレジスタ回路（格納手段）、Ｆ……制御
データ生成回路（制御データ生成手段）。
成を示すブロック図、第２図は第１図に示す制御データ
出力装置の構成を示すブロック図、第３図は第２図に示
すビット順逆転回路の構成を説明するための図、第４図
は他の実施例における制御データ生成処理を説明するた
めの図、第５図は一実施例および従来例における制御デ
ータ生成処理を説明するための図、第６図は従来のソー
ト処理装置の構成を示すブロック図、第７図は本発明に
おける制御データ生成処理を説明するための図である。 １〜４……ソートプロセッサ、５〜８……メモリ装置、
A,B……ラッチレジスタ回路（格納手段）、Ｆ……制御
データ生成回路（制御データ生成手段）。
Claims (2)
- 【請求項１】順次接続された複数個のソートプロセッサ
と，これら各複数個のソートプロセッサ毎に設けられた
複数のメモリ装置であって、前段から後段のソートプロ
セッサにいくに従って記憶容量の大きなものが対応付け
られるメモリ装置と，から成り、各ソートプロセッサ
は、１個のデータを入力してそのまま次段のソートプロ
セッサに出力する第１の機能と、入力した複数個のデー
タをメモリ装置に格納した後、格納した複数個のデータ
を指定された順に並べ変えて併合して次段のソートプロ
セッサに出力する第２の機能を有し、これらの第1,第２
の２つの機能が制御データによって動的に切り換えられ
るソート処理装置であって、設定データ長Ｌよりも長い
データ長Ｘのデータを入力する場合、上記各ソートプロ
セッサに対応する各メモリ装置のデータ記憶容量を、予
め設定されている容量Ｎn-1Ｌ（但し、Ｚは２以上のビ
ット単位,nはソートプロセッサの段数,Lは設定データ長
を示す）より増やすことにより上記第２の機能を行うも
のにおいて、 上記設定データ長Ｌより長いデータ長Ｘのデータを入力
してソートする場合、ＺdL/X＝Ｚe＋α（０＜α＜Ｚe）
と置いて、１段目のソートプロセッサのノード数Ｚeと
判定値αとを算出するｄ段目のソートプロセッサと、１
段目のソートプロセッサの各ノードに０から始まる番号
を順番に割り付け、各ノードに割り付けられた番号の論
理値のビット順を逆順にした逆順論理値と上記αの論理
値とを比較して、上記αの論理値よりも小さい逆順論理
値を持つノードには上記第２の機能を実行させる制御デ
ータを出力し、その他の逆順論理値を持つノードには上
記第１の機能を実行させる制御データを出力する制御デ
ータ出力手段と、を備えたことを特徴とするソート処理
装置。 - 【請求項２】順次接続された複数個のソートプロセッサ
と，これら各複数個のソートプロセッサ毎に設けられた
複数のメモリ装置であって、前段から後段のソートプロ
セッサにいくに従って記憶容量の大きなものが対応付け
られるメモリ装置と，から成り、各ソートプロセッサ
は、１個のデータを入力してそのまま次段のソートプロ
セッサに出力する第１の機能と、入力した複数個のデー
タをメモリ装置に格納した後、格納した複数個のデータ
を指定された順に並べ変えて併合して次段のソートプロ
セッサに出力する第２の機能を有し、これらの第1,第２
の２つの機能が制御データによって動的に切り換えられ
るソート処理装置であって、設定データ長Ｌよりも長い
データ長Ｘのデータを入力する場合、上記各ソートプロ
セッサに対応する各メモリ装置のデータ記憶容量を、予
め設定されている容量Ｎn-1Ｌ（但し、Ｚは２以上のビ
ット単位,nはソートプロセッサの段数,Lは設定データ長
を示す）より増やすことにより上記第２の機能を行うも
のにおいて、 上記設定データ長Ｌより長いデータ長Ｘのデータを入力
してソートする場合、ＺdL/X＝Ｚf−α（０＜α＜Ｚf）
と置いて、１段目のソートプロセッサの前段に想定され
る仮想ソートプロセッサのノート数Ｚfと判定値αとを
算出するｄ段目のソートプロセッサと、上記仮想ソート
プロセッサの各ノードに０から始まる番号を順番に割り
付け、各ノードに割り付けられた番号の論理値のビット
順を逆順にした逆順論理値と上記αの論理値とを比較し
て、上記αの論理値よりも小さい逆順論理値を持つノー
ドを検出した場合には、そのノードに対応する１段目の
ソートプロセッサのノードに対して上記第１の機能を実
行させる制御データを出力し、その他の逆順論理値を持
つノードを検出した場合には、そのノードに対応する１
段目のソートプロセッサのノードに対して上記第２の機
能を実行させる制御データを出力する制御データ出力手
段と、を備えたことを特徴とするソート処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63129023A JP2752634B2 (ja) | 1988-05-26 | 1988-05-26 | ソート処理装置 |
| KR1019890006637A KR920003176B1 (ko) | 1988-05-26 | 1989-05-18 | 정렬처리장치의 제어데이타 생성장치 |
| EP89109538A EP0343683B1 (en) | 1988-05-26 | 1989-05-26 | Control data generator for sort processor |
| DE68926131T DE68926131T2 (de) | 1988-05-26 | 1989-05-26 | Steuerdatengenerator für Sortierprozessor |
| US07/357,128 US5079736A (en) | 1988-05-26 | 1989-05-26 | High speed pipeline merge sorter with run length tuning mechanism |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63129023A JP2752634B2 (ja) | 1988-05-26 | 1988-05-26 | ソート処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01297723A JPH01297723A (ja) | 1989-11-30 |
| JP2752634B2 true JP2752634B2 (ja) | 1998-05-18 |
Family
ID=14999237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63129023A Expired - Lifetime JP2752634B2 (ja) | 1988-05-26 | 1988-05-26 | ソート処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5079736A (ja) |
| EP (1) | EP0343683B1 (ja) |
| JP (1) | JP2752634B2 (ja) |
| KR (1) | KR920003176B1 (ja) |
| DE (1) | DE68926131T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07104784B2 (ja) * | 1990-04-03 | 1995-11-13 | 富士ゼロックス株式会社 | デジタルデータ処理装置 |
| JPH06242925A (ja) * | 1993-02-15 | 1994-09-02 | Mitsubishi Electric Corp | ソート処理装置 |
| JP3518034B2 (ja) * | 1995-03-30 | 2004-04-12 | 三菱電機株式会社 | ソート方法並びにソート処理装置並びにデータ処理装置 |
| JP3196637B2 (ja) * | 1996-04-26 | 2001-08-06 | 三菱電機株式会社 | ソートプロセッサおよびソート処理装置 |
| US6182071B1 (en) | 1998-05-20 | 2001-01-30 | Mitsubishi Denki Kabushiki Kaisha | Sorting and summing record data including generated sum record with sort level key |
| JP3344559B2 (ja) | 1998-06-19 | 2002-11-11 | 三菱電機株式会社 | マージソート処理装置 |
| DE10052870B4 (de) | 2000-10-20 | 2005-06-23 | Siemens Ag | Vorrichtung zur automatischen Sortierung periodischer Datensätze |
| US7177319B2 (en) * | 2001-12-27 | 2007-02-13 | Interdigital Technology Corporation | Insertion sorter |
| US8190943B2 (en) * | 2009-03-13 | 2012-05-29 | Massachusetts Institute Of Technology | Systolic merge sorter |
| TW201115459A (en) * | 2009-10-21 | 2011-05-01 | Etron Technology Inc | Data processing circuit |
| CN109460210B (zh) * | 2018-10-22 | 2020-11-03 | 重庆中科云从科技有限公司 | 排序系统及数据处理方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3713107A (en) * | 1972-04-03 | 1973-01-23 | Ncr | Firmware sort processor system |
| US4078260A (en) * | 1976-05-12 | 1978-03-07 | International Business Machines Corporation | Apparatus for transposition sorting of equal length records in overlap relation with record loading and extraction |
| US4209845A (en) * | 1977-01-25 | 1980-06-24 | International Business Machines Corporation | File qualifying and sorting system |
| US4425617A (en) * | 1981-03-23 | 1984-01-10 | Rca Corporation | High-speed data sorter |
| US4514826A (en) * | 1981-05-18 | 1985-04-30 | Tokyo Shibaura Denki Kabushiki Kaisha | Relational algebra engine |
| US4464732A (en) * | 1982-03-19 | 1984-08-07 | Honeywell Inc. | Prioritized sorting system |
| US4575798A (en) * | 1983-06-03 | 1986-03-11 | International Business Machines Corporation | External sorting using key value distribution and range formation |
| JPH0782426B2 (ja) * | 1984-08-22 | 1995-09-06 | 株式会社日立製作所 | マージ・ソート方法および装置 |
| US4799152A (en) * | 1984-10-12 | 1989-01-17 | University Of Pittsburgh | Pipeline feedback array sorter with multi-string sort array and merge tree array |
| US4873625A (en) * | 1987-11-17 | 1989-10-10 | International Business Machines Corporation | Method and apparatus for extending collation functions of a sorting program |
| US4991134A (en) * | 1988-03-30 | 1991-02-05 | International Business Machines Corporation | Concurrent sorting apparatus and method using FIFO stacks |
-
1988
- 1988-05-26 JP JP63129023A patent/JP2752634B2/ja not_active Expired - Lifetime
-
1989
- 1989-05-18 KR KR1019890006637A patent/KR920003176B1/ko not_active IP Right Cessation
- 1989-05-26 DE DE68926131T patent/DE68926131T2/de not_active Expired - Lifetime
- 1989-05-26 EP EP89109538A patent/EP0343683B1/en not_active Expired - Lifetime
- 1989-05-26 US US07/357,128 patent/US5079736A/en not_active Expired - Lifetime
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