JPH01297723A - ソート処理装置 - Google Patents
ソート処理装置Info
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- JPH01297723A JPH01297723A JP63129023A JP12902388A JPH01297723A JP H01297723 A JPH01297723 A JP H01297723A JP 63129023 A JP63129023 A JP 63129023A JP 12902388 A JP12902388 A JP 12902388A JP H01297723 A JPH01297723 A JP H01297723A
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- 238000004891 communication Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/22—Arrangements for sorting or merging computer data on continuous record carriers, e.g. tape, drum, disc
- G06F7/24—Sorting, i.e. extracting data from one or more carriers, rearranging the data in numerical or other ordered sequence, and rerecording the sorted data on the original carrier or on a different carrier or set of carriers sorting methods in general
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/22—Indexing scheme relating to groups G06F7/22 - G06F7/36
- G06F2207/222—Binary data tree
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は多数のデータを指定された順序に従ってソー
ティングを行うソート処理装置の制御データ生成装置に
関するものである。
ティングを行うソート処理装置の制御データ生成装置に
関するものである。
第６図は、例えば電子通信学会論文誌、Ｊ６６−Ｄ（１
９８３年３月、３３３ページ）図１に示された従来のソ
ート処理装置の制御データ生成装応する複数個のメモリ
装置、９は本ソート処理装置が設定する１データの長さ
しを表す。図の左から数えてｉ番目のソートプロセッサ
は２”−’Ｌの容量のメモリ装置を有する。
９８３年３月、３３３ページ）図１に示された従来のソ
ート処理装置の制御データ生成装応する複数個のメモリ
装置、９は本ソート処理装置が設定する１データの長さ
しを表す。図の左から数えてｉ番目のソートプロセッサ
は２”−’Ｌの容量のメモリ装置を有する。
次に動作について説明する。ソーティングされるデータ
はソートプロセッサ１に次々と入力される。ソートプロ
セッサ１は入力されてくるデータに対して１つをそのメ
モリ装置５に格納し、これと次に入力されてくるデータ
とを比較して、例えば降順ソーティングの場合は、大き
い方を先に、小さい方を後にして次段のソートプロセッ
サ２へ送り出すことを繰り返す。一方、ソートプロセッ
サ２はソートプロセッサす１から次々と送られてくる２
つ毎に降順となっているデータ（降順２個組）に対し、
１つの２個組をそのメモリ装置６に格納し、これと次に
入力されてくる降順２個組と併合して、４個毎に降順に
並べられたデータ（降順４個組）をソー（・プロセッサ
３に出力することを繰り返す。一般に１番目のソートプ
ロセッサはｉ−１番目のソートプロセッサから次々と送
られてくる降順２”−１個組を併合して降順２゛個組を
生成し、これをｉ＋１番目のソートプロセッサに出力す
ることを繰り返す。
はソートプロセッサ１に次々と入力される。ソートプロ
セッサ１は入力されてくるデータに対して１つをそのメ
モリ装置５に格納し、これと次に入力されてくるデータ
とを比較して、例えば降順ソーティングの場合は、大き
い方を先に、小さい方を後にして次段のソートプロセッ
サ２へ送り出すことを繰り返す。一方、ソートプロセッ
サ２はソートプロセッサす１から次々と送られてくる２
つ毎に降順となっているデータ（降順２個組）に対し、
１つの２個組をそのメモリ装置６に格納し、これと次に
入力されてくる降順２個組と併合して、４個毎に降順に
並べられたデータ（降順４個組）をソー（・プロセッサ
３に出力することを繰り返す。一般に１番目のソートプ
ロセッサはｉ−１番目のソートプロセッサから次々と送
られてくる降順２”−１個組を併合して降順２゛個組を
生成し、これをｉ＋１番目のソートプロセッサに出力す
ることを繰り返す。
これにより、Ｎ−２＋″個のデータを入力した時、ｎ番
目のソートプロセッサからの出力は降順Ｎ（−２”）偏
組となり、ソーティングが完了したことになる。
目のソートプロセッサからの出力は降順Ｎ（−２”）偏
組となり、ソーティングが完了したことになる。
以上の動作はソーティングすべきデータ長Ｘがソー）・
処理装置の設定する゛データ長Ｉ−と等しいか、それよ
り短い場合についてである。
処理装置の設定する゛データ長Ｉ−と等しいか、それよ
り短い場合についてである。
ところで、入力データ長Ｘが設定データ長１．よりも長
い場合は、このままではソーティングが実行できないが
第１番目のソートプロセッサ１に対し、併合を上記の通
りに行う （ＭＲＧモードと呼ぶ）か、成いは併合操作
を行わず、入力されたデータを直接次のソートプロセッ
サ２に送出する（ＮＭモードと呼ぶ）かを入力データ長
Ｘに応じて動的に切り換えることにより、ソート処理装
置のメモリ装置５〜８を有効に利用し、この様な場合で
も可能な限り多くのデータをソーティングすることが、
例えば Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ５ＬｈＩｎｔ
ｅｒｎａｔｉｏｎａｌ Ｗｏｒｋｓｈｏｐ ｏｎ Ｄａ
ｔａｂａｓｅ Ｍａｃｈｉｒ＋ｅｓ（１９８６年１０月
１４４ページ）に理論的に証明されている。これについ
てＸ＝１．ｉＬの場合を例にとり降順ソーティング゛を
仮定して動作を説明する。
い場合は、このままではソーティングが実行できないが
第１番目のソートプロセッサ１に対し、併合を上記の通
りに行う （ＭＲＧモードと呼ぶ）か、成いは併合操作
を行わず、入力されたデータを直接次のソートプロセッ
サ２に送出する（ＮＭモードと呼ぶ）かを入力データ長
Ｘに応じて動的に切り換えることにより、ソート処理装
置のメモリ装置５〜８を有効に利用し、この様な場合で
も可能な限り多くのデータをソーティングすることが、
例えば Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ５ＬｈＩｎｔ
ｅｒｎａｔｉｏｎａｌ Ｗｏｒｋｓｈｏｐ ｏｎ Ｄａ
ｔａｂａｓｅ Ｍａｃｈｉｒ＋ｅｓ（１９８６年１０月
１４４ページ）に理論的に証明されている。これについ
てＸ＝１．ｉＬの場合を例にとり降順ソーティング゛を
仮定して動作を説明する。
今、ソードブ１コセソサ４のメモリ装置賢８の客用ば８
Ｉ−であるから、ここには（８Ｌ／Ｘ〕＝ （８Ｌ／１
．Ｌ Ｌ〕−７（（ｎ）はｎの整数部を表す）個のデー
タを格納することができる。この為にはソートプロセッ
サ３はデータ長さ「７」の降順７個組を生成し、これを
ソートプロセッサ４に送出することが繰り返し行えれば
よ（、更にこの時、ソートプロセッサ２ば、降順３個組
と降順４個組を繰り返し、ソートプロセッサ３に送出す
ることが行えればよい。また更にソートプロセッサ１ば
、降順１個組、降順２個組、降順２個組、降順２個組を
繰り返し生成し、ソートプロセッサ２に送出できればよ
い。この様子を第５図に示す。
Ｉ−であるから、ここには（８Ｌ／Ｘ〕＝ （８Ｌ／１
．Ｌ Ｌ〕−７（（ｎ）はｎの整数部を表す）個のデー
タを格納することができる。この為にはソートプロセッ
サ３はデータ長さ「７」の降順７個組を生成し、これを
ソートプロセッサ４に送出することが繰り返し行えれば
よ（、更にこの時、ソートプロセッサ２ば、降順３個組
と降順４個組を繰り返し、ソートプロセッサ３に送出す
ることが行えればよい。また更にソートプロセッサ１ば
、降順１個組、降順２個組、降順２個組、降順２個組を
繰り返し生成し、ソートプロセッサ２に送出できればよ
い。この様子を第５図に示す。
第５図において、１７〜３０はソート処理装置に入力さ
れるデータを、入力された順序に表したものである。ま
た、３１〜３７は、例えば１７゜２４がソートプロセッ
サ１をＮＭモードで、１８゜２５等がＭＲＧモードとな
る様に制御すべきことを示す。１０はソートプロセッサ
３が生成すべき降順ｎ個組のｎの値を示し、同様にｌＬ
１２はソートプロセッサ２が生成すべき降順ｎ個組のｎ
の値を示し、１３〜１６はソートプロセッサ１が同１す
ｊ的に生成ずべき降順ｎ−個偏組ｎの値を示す、。
れるデータを、入力された順序に表したものである。ま
た、３１〜３７は、例えば１７゜２４がソートプロセッ
サ１をＮＭモードで、１８゜２５等がＭＲＧモードとな
る様に制御すべきことを示す。１０はソートプロセッサ
３が生成すべき降順ｎ個組のｎの値を示し、同様にｌＬ
１２はソートプロセッサ２が生成すべき降順ｎ個組のｎ
の値を示し、１３〜１６はソートプロセッサ１が同１す
ｊ的に生成ずべき降順ｎ−個偏組ｎの値を示す、。
なお、第５図に示すＰ＋ 、Ｐ２．Ｐ３は第６図に示す
ソートプロセッサ１，２．３にそれぞれ相当する。
ソートプロセッサ１，２．３にそれぞれ相当する。
これにより、第３番目のソートプロセッサ３は降順７個
組を第４番目のソートプロセッサ４に常に送出すること
となり、第６図に示された構成のソート処理装置の制御
データ生成装置により、このような場合でも１４個のデ
ータがソーティング可能となる。
組を第４番目のソートプロセッサ４に常に送出すること
となり、第６図に示された構成のソート処理装置の制御
データ生成装置により、このような場合でも１４個のデ
ータがソーティング可能となる。
従来のソート処理装置の制御データ生成装置ば、人力デ
ータ長Ｘが設定データ長りを越えた場合のソーティング
処理においては上記の様なモード・切り換えの為の制御
データが必要とされ、一方この制御データの生成手順は
極めて複雑で、プログラムによる生成の他には手順がな
く、この為にソーティング処理の性能低下を招くなどの
問題点があった。
ータ長Ｘが設定データ長りを越えた場合のソーティング
処理においては上記の様なモード・切り換えの為の制御
データが必要とされ、一方この制御データの生成手順は
極めて複雑で、プログラムによる生成の他には手順がな
く、この為にソーティング処理の性能低下を招くなどの
問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、制御データ生成プログラムを不要とし、安価で
簡単なハードウェアで構成され、効率良く制御データを
生成可能とし、ソーティング処理の性能の向上を図れる
ソート処理装置の制御データ生成装置を得ることを目的
とする。
もので、制御データ生成プログラムを不要とし、安価で
簡単なハードウェアで構成され、効率良く制御データを
生成可能とし、ソーティング処理の性能の向上を図れる
ソート処理装置の制御データ生成装置を得ることを目的
とする。
この発明に係るソート処理装置の制御データ生成装置は
、入力されるデータの長さに関する情報を格納する格納
手段（ラッチレジスタ回路Ａ、Ｂ）と、この格納手段に
格納された情報に基づいてソートプロセッサ１〜４の第
１の機能と第２の機能とを切り換えるための制御データ
を生成する制御データ生成手段（制御データ生成回路Ｆ
）とを備えたことを特徴とするものである。
、入力されるデータの長さに関する情報を格納する格納
手段（ラッチレジスタ回路Ａ、Ｂ）と、この格納手段に
格納された情報に基づいてソートプロセッサ１〜４の第
１の機能と第２の機能とを切り換えるための制御データ
を生成する制御データ生成手段（制御データ生成回路Ｆ
）とを備えたことを特徴とするものである。
Ｃ作用〕
例えば、ソーティングされるデータ長が設定データ長よ
りも長い場合、制御データ生成手段（制御データ生成回
路Ｆ）は格納手段（ラッチレジスタ回路Ａ、Ｂ）に格納
された情報に基づいて制御データを生成する。この制御
データが第１の機能を示すものであれば、例えば第１番
目のソートプロセッサ１は併合処理を行わずに人力され
たデータを直接に第２番目のソートプロセッサ２に転送
する。また、制御データが第２の機能を示すものであれ
ば、例えば第２番目のソートプロセッサ２は入力された
データの併合処理を行い、その併合データを第３番目の
ソートプロセッサ３に転送する。
りも長い場合、制御データ生成手段（制御データ生成回
路Ｆ）は格納手段（ラッチレジスタ回路Ａ、Ｂ）に格納
された情報に基づいて制御データを生成する。この制御
データが第１の機能を示すものであれば、例えば第１番
目のソートプロセッサ１は併合処理を行わずに人力され
たデータを直接に第２番目のソートプロセッサ２に転送
する。また、制御データが第２の機能を示すものであれ
ば、例えば第２番目のソートプロセッサ２は入力された
データの併合処理を行い、その併合データを第３番目の
ソートプロセッサ３に転送する。
第１図はこの発明の一実施例に係るソート処理装置の制
御データ生成装置の構成を示すブロック図である。第１
図において、第６図に示す構成要素に対応するものには
同一の符号を付し、その説明を省略する。また、第２図
は第１図に示す制御データ出力装置Ｇの構成を示すブロ
ック図である。
御データ生成装置の構成を示すブロック図である。第１
図において、第６図に示す構成要素に対応するものには
同一の符号を付し、その説明を省略する。また、第２図
は第１図に示す制御データ出力装置Ｇの構成を示すブロ
ック図である。
第２図において、Ａ、Ｂはディスク装置などから入力さ
れるデータの長さに関する情報を格納する格納手段とし
てのランチレジスタ回路、Ｃはランチレジスタ回路Ａの
出力をカウントするカウンタ回路、Ｄは第３図に示すよ
うにカウンタ回路Ｃの出力信号である最上位ビットを最
下位ビットへ移すように構成されたビット順逆転回路、
Ｅはビット順逆転回路りの出力とランチレジスタ回路Ｂ
の出力とを比較する比較回路、Ｆは比較回路Ｅの出力結
果に応して制御データを生成する制御データ生成回路で
ある。その制御データは、人力された１個のデータを対
応するメモリ装置に格納するとともにこの格納された１
個のデータを出力する第１の機能（ＮＭモード）と、入
力された複数個のデータを指定された順に並べ変えて併
合して対応するメモリ装置に格納するとともにこの格納
された複数個のデータを出力する第２の機能（ＭＲＧモ
ード）とを切り換えるためのものである。第１図の各ソ
ートプロセッサ１〜４はＮＭモードおよびＭＲＧモード
を有している。第２図の比較回路Ｅは、ビット順逆転回
路りからの信号がラッチレジスタ回路Ｂからの信号より
論理的に大きいとき論理「０」を出力し、そうでないと
き論理「Ｉ」を出力する。
れるデータの長さに関する情報を格納する格納手段とし
てのランチレジスタ回路、Ｃはランチレジスタ回路Ａの
出力をカウントするカウンタ回路、Ｄは第３図に示すよ
うにカウンタ回路Ｃの出力信号である最上位ビットを最
下位ビットへ移すように構成されたビット順逆転回路、
Ｅはビット順逆転回路りの出力とランチレジスタ回路Ｂ
の出力とを比較する比較回路、Ｆは比較回路Ｅの出力結
果に応して制御データを生成する制御データ生成回路で
ある。その制御データは、人力された１個のデータを対
応するメモリ装置に格納するとともにこの格納された１
個のデータを出力する第１の機能（ＮＭモード）と、入
力された複数個のデータを指定された順に並べ変えて併
合して対応するメモリ装置に格納するとともにこの格納
された複数個のデータを出力する第２の機能（ＭＲＧモ
ード）とを切り換えるためのものである。第１図の各ソ
ートプロセッサ１〜４はＮＭモードおよびＭＲＧモード
を有している。第２図の比較回路Ｅは、ビット順逆転回
路りからの信号がラッチレジスタ回路Ｂからの信号より
論理的に大きいとき論理「０」を出力し、そうでないと
き論理「Ｉ」を出力する。
次に動作について説明する。ソート処理装置が設定して
いる設定データ長しがディスク装置などから入力されて
くる入力データ長Ｘに対し、Ｘ〉Ｌの場合、あるソート
プロセッサ（第１図から見て左よりｄ番目のソートプロ
セッサ）を選び、そのソートプロセッサでＣ２’ Ｌ／
Ｘ）を計算し、これをＣ２’ Ｌ／Ｘ） −２” ＋α
、、（０＜α＜２＠’）とする。そして２″−１をラッ
チレジスタ回路Ａに、αをランチレジスタ回路Ｂにそれ
ぞれ格納する。この後、制御データ出力装置Ｇは制御デ
ータの生成を開始する。即ち、制御データの生成の開始
と共にラッチレジスタ回路Ａ内のデータがカウンタ回路
Ｃに移されてカウントされる。次いでカウンタ回路Ｃの
データは、ビット順逆転回路りによりビット順が逆転さ
れ、比較回路Ｅでランチレジスタ回路Ｂのデータと比較
される。比較回路Ｅで比較された結果が、上述したよう
に論理「１」であれば制御データ生成回路ＦはＮＭモー
ドを示す制御データを出力し、論理「０」であれば制御
データ生成回路Ｆは現データとそれに続いて入力される
データに対し、ＭＲＧモードを示す制御デー１〇− −夕を出力する。これら１個のデータに対する入力動作
が終了すると、カウンタ回路Ｃの内容は「１」減じられ
る。この内容が負になればラッチレジスタ回路Ａからカ
ウンタ回路Ｃに内容か移される。この後、次のディスク
装置などからのレコードデータに対して同様な処理が繰
り返し行われる。制御データ生成回路Ｆから出力される
制御データは選択されたソートプロセッサに転送され、
これにより、ソートプロセッサはその制御データに従っ
て動作する。ディスク装置などから入力されたデータは
そのソートプロセッサによりソーティングされ、ホス１
ル計算機などに伝送される。
いる設定データ長しがディスク装置などから入力されて
くる入力データ長Ｘに対し、Ｘ〉Ｌの場合、あるソート
プロセッサ（第１図から見て左よりｄ番目のソートプロ
セッサ）を選び、そのソートプロセッサでＣ２’ Ｌ／
Ｘ）を計算し、これをＣ２’ Ｌ／Ｘ） −２” ＋α
、、（０＜α＜２＠’）とする。そして２″−１をラッ
チレジスタ回路Ａに、αをランチレジスタ回路Ｂにそれ
ぞれ格納する。この後、制御データ出力装置Ｇは制御デ
ータの生成を開始する。即ち、制御データの生成の開始
と共にラッチレジスタ回路Ａ内のデータがカウンタ回路
Ｃに移されてカウントされる。次いでカウンタ回路Ｃの
データは、ビット順逆転回路りによりビット順が逆転さ
れ、比較回路Ｅでランチレジスタ回路Ｂのデータと比較
される。比較回路Ｅで比較された結果が、上述したよう
に論理「１」であれば制御データ生成回路ＦはＮＭモー
ドを示す制御データを出力し、論理「０」であれば制御
データ生成回路Ｆは現データとそれに続いて入力される
データに対し、ＭＲＧモードを示す制御デー１〇− −夕を出力する。これら１個のデータに対する入力動作
が終了すると、カウンタ回路Ｃの内容は「１」減じられ
る。この内容が負になればラッチレジスタ回路Ａからカ
ウンタ回路Ｃに内容か移される。この後、次のディスク
装置などからのレコードデータに対して同様な処理が繰
り返し行われる。制御データ生成回路Ｆから出力される
制御データは選択されたソートプロセッサに転送され、
これにより、ソートプロセッサはその制御データに従っ
て動作する。ディスク装置などから入力されたデータは
そのソートプロセッサによりソーティングされ、ホス１
ル計算機などに伝送される。
なお、上記実施例では第５図に示す１３〜１６の値に着
目したものを示したが、これを第４図に示す如く拡張し
、仮想のソートプロセッサＰ。を考え、それに対応する
値（第４図の３８〜４５）を生成することを行ってもよ
い。この場合は先と同様なり、Ｘ、ｄに対し、〔２ｄＬ
／ｘ〕−２ｆ−α（０〈α〈２ｆ）とし、２ｆを第２図
のラッチレジスタ回路Ａに、αをランチレジスタ回路Ｂ
にそれぞれ格納し、又カウンタ回路Ｃを初期値「０」と
するインクリメントカウンタ回路とする。
目したものを示したが、これを第４図に示す如く拡張し
、仮想のソートプロセッサＰ。を考え、それに対応する
値（第４図の３８〜４５）を生成することを行ってもよ
い。この場合は先と同様なり、Ｘ、ｄに対し、〔２ｄＬ
／ｘ〕−２ｆ−α（０〈α〈２ｆ）とし、２ｆを第２図
のラッチレジスタ回路Ａに、αをランチレジスタ回路Ｂ
にそれぞれ格納し、又カウンタ回路Ｃを初期値「０」と
するインクリメントカウンタ回路とする。
更に比較回路Ｅは、ビット順逆転回路りからのデータが
ラッチレジスタ回路Ｂからのデータより小さい時「１」
を出力し、他の場合「０」を出力する様に変更し、制御
データ生成回路Ｆは比較回路Ｅのデータが「１」の時Ｎ
Ｍモードの制御データを出力し、他の時ＭＲＧモードの
制御データを出力する様にしてもよい。この場合カウン
タ回路Ｃは、１データの処理が終了した時、及び比較回
路Ｅが「１」を出力した時、値が「１」増加され、また
、その結果がラッチレジスタ回路への値以上となった時
価が「０」にリセフトされるものとする。以上の構成に
よっても同様の出力が得られる。
ラッチレジスタ回路Ｂからのデータより小さい時「１」
を出力し、他の場合「０」を出力する様に変更し、制御
データ生成回路Ｆは比較回路Ｅのデータが「１」の時Ｎ
Ｍモードの制御データを出力し、他の時ＭＲＧモードの
制御データを出力する様にしてもよい。この場合カウン
タ回路Ｃは、１データの処理が終了した時、及び比較回
路Ｅが「１」を出力した時、値が「１」増加され、また
、その結果がラッチレジスタ回路への値以上となった時
価が「０」にリセフトされるものとする。以上の構成に
よっても同様の出力が得られる。
以上のように本発明のソート処理装置の制御データ生成
装置によれば、入力されるデータの長さに関する情報を
格納する格納手段と、この格納手段に格納された情報に
基づいて第１の機能と第２の機能とを切り換えるための
制御データを生成する制御ｎｎｎデック成手段と場設け
て構成したので、従来において必要とされていた制御デ
ータ生成プログラムが不要となり、安価で簡単なハード
ウェアにより効率良く制御データを生成でき、したがっ
てデータ長によらずソーティング処理の性能が向上する
という効果が得られる。
装置によれば、入力されるデータの長さに関する情報を
格納する格納手段と、この格納手段に格納された情報に
基づいて第１の機能と第２の機能とを切り換えるための
制御データを生成する制御ｎｎｎデック成手段と場設け
て構成したので、従来において必要とされていた制御デ
ータ生成プログラムが不要となり、安価で簡単なハード
ウェアにより効率良く制御データを生成でき、したがっ
てデータ長によらずソーティング処理の性能が向上する
という効果が得られる。
第１図はこの発明の一実施例に係るソート処理装置の制
御データ生成装置の構成を示すブロック図、第２図は第
１図に示す制御データ出力装置の構成を示すブロック図
、第３図は第２図に示すビット順逆転回路の構成を説明
するための閣、第４図は他の実施例における制御データ
生成処理を説明するための図、第５図は一実施例および
従来例における制御データ生成処理を説明するための図
、第６図は従来のソート処理装置の制御データ生成装置
の構成を示すブロック図である。 １〜４・・・ソートプロセッサ、５〜８・・・メモリ装
置、Ａ、Ｂ・・・ラッチレジスタ回路（格納手段）、Ｆ
・・・制御データ生成回路（制御データ生成手段）。
御データ生成装置の構成を示すブロック図、第２図は第
１図に示す制御データ出力装置の構成を示すブロック図
、第３図は第２図に示すビット順逆転回路の構成を説明
するための閣、第４図は他の実施例における制御データ
生成処理を説明するための図、第５図は一実施例および
従来例における制御データ生成処理を説明するための図
、第６図は従来のソート処理装置の制御データ生成装置
の構成を示すブロック図である。 １〜４・・・ソートプロセッサ、５〜８・・・メモリ装
置、Ａ、Ｂ・・・ラッチレジスタ回路（格納手段）、Ｆ
・・・制御データ生成回路（制御データ生成手段）。
Claims (1)
- ソーティングされたデータを格納する複数個のメモリ装
置と、上記複数個のメモリ装置にそれぞれ対応して配置
され、入力された１個のデータを対応するメモリ装置に
格納するとともにこの格納された１個のデータを出力す
る第１の機能、および入力された複数個のデータを指定
された順に並べ変えて併合して対応するメモリ装置に格
納するとともにこの格納された複数個のデータを出力す
る第２の機能を有し、これらの第１、第２の２つの機能
を制御データによって動的に切り換えられる複数個のソ
ートプロセッサとを備えたソート処理装置において、入
力されるデータの長さに関する情報を格納する格納手段
と、この格納手段に格納された情報に基づいて上記第１
の機能と上記第２の機能とを切り換えるための上記制御
データを生成する制御データ生成手段とを設けたことを
特徴とするソート処理装置の制御データ生成装置。
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