JP3270486B2 - ファジィ推論装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファジィルールを並列
演算処理するファジィ推論装置において、メンバーシッ
プ関数供給手段と論理演算部とを分離して該メンバーシ
ップ関数を一括して記憶するメンバーシップ関数格納メ
モリを用いるようにしたファジィ推論装置に関するもの
である。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、アイ イーイーイー ジャーナル オブ ソリ
ッド−ステート サーキット（IEEE Journal of Solid-
StateCircuits）２５［２］（１９９０−４）（米）H．
Watanabe，W．Dettloff，K．Yount、「ア ブイエルエ
スアイ ファジー ロジック コントローラ ウィズリ
コンフィギュラブル，カスケイダブル アーキテクチュ
ア（A VLSI Fuzzy Logic Controller with Reconfigura
ble，Cascadable Architecture）」Ｐ．３７６−３８２
等に記載されるものがあった。

【０００３】従来、前記文献等に記載されているよう
に、ルールタイプのファジー推論を実行するには、例え
ば次のようなｎ個（但し、ｎは２以上の正の整数）の第
１ファジィルールを用いる。ここで、入力数２、出力数
１、後件部のメンバーシップ関数の種類を表すラベルの
数２の場合を例に考えると、ｎ個（例えば、ｎ＝４）の
第１のファジィルール１〜４は、次式（１）のようにな
る。

【０００４】 ルール１： ｉｆ（ｘ ｉｓ Ａ１）ａｎｄ（ｙ ｉｓ Ｂ１） ｔｈｅｎ（ｚ ｉｓ Ｃ１） ルール２： ｉｆ（ｘ ｉｓ Ａ２）ａｎｄ（ｙ ｉｓ Ｂ２） ｔｈｅｎ（ｚ ｉｓ Ｃ２） ルール３： ｉｆ（ｘ ｉｓ Ａ３）ａｎｄ（ｙ ｉｓ Ｂ３） ｔｈｅｎ（ｚ ｉｓ Ｃ２） ルール４： ｉｆ（ｘ ｉｓ Ａ４）ａｎｄ（ｙ ｉｓ Ｂ４） ｔｈｅｎ（ｚ ｉｓ Ｃ１） …（１） 但し、 ｉｆ ｘ ｉｓ Ａ１ 等；前件部命題 ｔｈｅｎ ｚ ｉｓ Ｃ１ 等；後件部命題 ｘ，ｙ ；入力 ｚ ；結果（出力） Ａｉ，Ｂｉ（ｉ＝１，２，３，４） ；前件部メンバーシップ関数 Ｃｊ（ｊ＝１，２） ；後件部メンバーシップ関数 そして、推論入力ｘ′，ｙ′を入力し、（１）式の各フ
ァジィルール１〜４により、結論ｚ′を推論する。この
ような形式のファジィルール１〜４を推論アルゴリズム
に従って実行する従来のファジィ推論装置の一構成例を
図２に示す。

【０００５】図２は、従来のファジィ推論装置の一構成
例を示すブロック図である。

【０００６】このファジィ推論装置では、各第１のファ
ジィルール１〜４毎のメンバーシップ関数Ａｉ，Ｂｉ，
Ｃｊ（但し、ｉ＝１，２，３，４、ｊ＝１，２）を記憶
するｎ個（例えば、ｎ＝４）のローカルメモリ１−１〜
１−ｎを有し、その各ローカルメモリ１−１〜１−ｎと
入力端子２とが、各ファジィルール１〜４毎に設けられ
たｎ個（例えば、ｎ＝４）の論理演算部である演算器３
−１〜３−ｎにそれぞれ接続されている。各演算器３−
１〜３−ｎは、ＭＩＮ演算（最小値演算）等を行う機能
を有し、それらの出力側には、複数のＭＡＸ演算（最大
値演算）器がｔｒｅｅ状（木状）に接続されたＭＡＸｔ
ｒｅｅ演算回路４が接続されている。ＭＡＸｔｒｅｅ演
算回路４は、各演算器３−１〜３−ｎの出力に基づき、
各ファジィルール１〜４の総合推論結果を算出する機能
を有し、その出力側には、重心回路５が接続されてい
る。重心回路５は、ＭＡＸｔｒｅｅ演算回路４の出力に
基づき、総合推論結果の確定値ｚ′を出力端子６へ出力
する回路である。

【０００７】次に動作を説明する。

【０００８】先ず、推論入力ｘ′が入力端子２に与えら
れ、その入力ｘ′に対するメンバーシップグレードＡｉ
（ｘ′）（但し、ｉ＝１，２，３，４）がローカルメモ
リ１−１〜１−ｎから読み出され、演算器３−１〜３−
ｎに保持される。次に、推論入力ｙ′が入力端子２に与
えられ、その入力ｙ′に対するメンバーシップグレード
Ｂｉ（ｙ′）（但し、ｉ＝１，２，３，４）がローカル
メモリ１−１〜１−ｎから読み出され、演算器３−１〜
３−ｎへ送られる。

【０００９】演算器３−１〜３−ｎは、入力ｙ′のメン
バーシップグレードＢｉ（ｙ′）と、該演算器３−１〜
３−ｎに保持された入力ｘ′に対するメンバーシップグ
レードＡｉ（ｘ′）とを比較し、ＭＩＮ演算によって小
さい方をファジィルール全体の適合度として算出する。
さらに、演算器３−１〜３−ｎでは、算出した適合度
と、ローカルメモリ１−１〜１−ｎから読み出された後
件部のメンバーシップグレードＣｊ（ｚ）（但し、ｊ＝
１，２）とのＭＩＮ演算を行い、各ファジィルール１〜
４の推論結果を算出する。このように、各ローカルメモ
リ１−１〜１−ｎと各演算器３−１〜３−ｎとで、各フ
ァジィルール１〜４を並列に処理する。

【００１０】その後、各演算器３−１〜３−ｎから出力
された各ファジィルール１〜４の推論結果は、ＭＡＸｔ
ｒｅｅ演算回路４によってＭＡＸ演算され、各ファジィ
ルールの推論結果が統合される。ＭＡＸｔｒｅｅ演算回
路４の出力は、メンバーシップ関数Ｃ′としての総合推
論結果Ｃ′（ｚ）なので、必要に応じて次段の重心回路
５でその重心を求め、確定値ｚ′を出力端子６へ出力す
る。

【００１１】

【発明が解決しようとする課題】しかしながら、上記構
成のファジィ推論装置では、（１）式に示すファジィル
ール数ｎが増加した場合、ローカルメモリ１−１〜１−
ｎと、演算器３−１〜３−ｎとを、処理しようとするフ
ァジィルール数ｎだけ用意しなければならない。特に、
ローカルメモリ１−１〜１−ｎには、データ量の多いメ
ンバーシップ関数Ａｉ，Ｂｉ，Ｃｊが格納されているた
め、そのメモリ容量の増加が著しい。従って、装置が大
型化するという問題があり、それを解決することが困難
であった。

【００１２】本発明は、前記従来技術が持っていた課題
として、ファジィルール数の増加に伴う装置の大型化の
点について解決したファジィ推論装置を提供するもので
ある。

【００１３】

【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、前件部メンバ−シップ
関数で表される前件部命題と、後件部メンバーシップ関
数で表される後件部命題と、をそれぞれ有するｎ個（但
し、ｎは２以上の正の整数）の第１のファジィル−ルの
内の、後件部のメンバーシップ関数の種類を表すラベル
が等しいルール群を集めて作られたｍ個（但し、ｍはｎ
よりも小さい正の整数）の第２のファジィルールを用い
て、推論入力に対するファジィ推論を並列演算処理する
ファジィ推論装置であって、前記ｍ個の第２のファジィ
ル−ルにおけるメンバーシップ関数が一括して格納さ
れ、前記推論入力に応じたアドレスが与えられると、該
アドレスに対応した該各第２のファジィルールにおける
メンバーシップ関数についてのメンバーシップグレード
を、一括してデータバスへ読み出すメンバーシップ関数
格納メモリと、前記ｍ個の第２のファジィル−ルにおけ
るｈ個（但し、ｈは正の整数）のメンバーシップ関数の
ラベルが格納されたラベル格納メモリと、を備えてい
る。 さらに、前記ラベル格納メモリ内のラベルに基づ
き、前記データバス上の複数のメンバーシップグレード
から、該ラベルに対応した必要なメンバーシップグレ ー
ドを選択してそれぞれ出力するｇ個（但し、ｇはｈより
も小さい正の整数）のセレクタと、前記各セレクタから
出力された前記メンバーシップグレードを用い、それぞ
れ独立して、ＭＩＮ演算及びＭＡＸ演算を行って前記推
論入力の前記各第２のファジィルールの前件部に対する
適合度を求め、この適合度と、該各第２のファジィルー
ルの後件部のメンバーシップグレ−ドと、を乗算して該
各第２のファジィルールの推論結果をそれぞれ出力する
並列演算処理可能なｇ個の論理演算部と、前記ｇ個の論
理演算部の出力をＭＡＸ演算により統合して前記第２の
ファジィルール全体の総合推論結果を求める統合処理部
と、が設けられている。

【００１４】第２の発明は、第１の発明のファジィ推論
装置において、前記統合処理部の出力から重心法を用い
て前記総合推論結果の確定値を求める確定値算出手段
を、設けている。

【００１５】

【作用】本発明によれば、以上のようにファジィ推論装
置を構成したので、推論入力に応じたアドレスが与えら
れると、メンバーシップ関数格納メモリから、各第２の
ファジィルールにおける複数のメンバーシップ関数のメ
ンバーシップグレードが、一括してデータバスへ読み出
される。各セレクタでは、ラベル格納メモリから読み出
されたラベルに基づき、データバス上の複数のメンバー
シップグレードから、該ラベルに対応した各論理演算部
が必要とするメンバーシップグレードを選択し、該論理
演算部へ与える。すると、各論理演算部では、各セレク
タからのメンバーシップグレードを用いて、ＭＩＮ演
算、ＭＡＸ演算及び乗算により各第２のファジィルール
をそれぞれ独立に並列演算処理し、該各第２のファジィ
ルールの推論結果を求める。これらの推論結果は、統合
処理部で統合されて第２のファジィルール全体の総合推
論結果が求められ、必要に応じて、確定値算出手段で総
合推論結果の確定値が求められる。

【００１６】これにより、従来、第１のファジィルール
数ｎだけ、メンバーシップ関数格納のためのメモリ容量
が必要であったが、本発明では、第２のファジィルール
のメンバーシップ関数のラベル数（種類数であり、ルー
ル数より充分少ない）だけのメモリ容量でよく、第１の
ファジィルール数ｎの増加によりメモリ容量が影響され
ず、該メモリ容量の低減化等が図れる。従って、前記課
題を解決できるのである。

【００１７】

【実施例】まず、本発明の実施例の原理であるファジィ
推論の並列実行方法について説明する。

【００１８】ルールタイプのファジィ推論の並列実行を
考える場合、各ファジィルール毎にその処理が独立して
いるので、１つのファジィルールの処理を並列実行する
単位に選ぶことが自然である。ところが、ファジィルー
ル数ｎが増加した場合、次のような問題が生じる。

【００１９】各ファジィルールを完全に独立に処理する
ためには、ファジィルール毎の１つの処理回路を割り当
てなければならず、ファジィルール数ｎの増加に伴い、
回路規模が増大する。さらに、推論結果を統合する処理
で、ファジィルール数ｎだけの引数に対するＭＡＸ演算
を行うため、ファジィルール数ｎが増加した場合、各フ
ァジィルールの推論結果を統合する処理が複雑になって
推論速度が低下する。

【００２０】以上のことから、ファジィルール数ｎの増
加に伴い、並列処理の単位を大きくした方が有利にな
る。一方、メンバーシップ関数の種類を表すラベルは、
応用例から、１０種類以下の場合がほとんどである。

【００２１】そこで、本実施例では、後件部のメンバー
シップ関数が等しいルール群を集め、１つの新しいファ
ジィルールを作る。この新しいファジィルールを並列処
理の単位にすることで、処理回路数を後件部のラベル数
に抑えることができ、さらに、推論結果を統合する演算
の引数の個数もラベル数にすることができる。

【００２２】例えば、前記（１）式に示すｎ個（＝４）
の第１のファジィルール１〜４は、次式（２）のように
ｍ個（但し、ｍはｎよりも小さい正の整数、例えばｍ＝
２）の第２のファジィルール１１，１２にまとめられ
る。

【００２３】 ルール１１： ｉｆ（ｘ ｉｓ Ａ１，ｙ ｉｓ Ｂ１）ｏｒ （ｘ ｉｓ Ａ４，ｙ ｉｓ Ｂ４） ｔｈｅｎ ｚ ｉｓ Ｃ１ ルール１２： ｉｆ（ｘ ｉｓ Ａ２，ｙ ｉｓ Ｂ２）ｏｒ （ｘ ｉｓ Ａ３，ｙ ｉｓ Ｂ３） ｔｈｅｎ ｚ ｉｓ Ｃ２ 但し、前件部内の「，」；ＡＮＤ結合 …（２）

【００２４】（２）式では、前件部が加法標準形になっ
ている。また、推論過程において、ｏｒ結合をルール統
合演算に対応させると、ファジィルールをまとめる以前
の推論結果と全く同じ結果を得る。ＭＩＮ／ＭＡＸ推論
法を採用すると、入力ｘ＝ｘ′，ｙ＝ｙ′の前件部に対
する適合度ｗ１，ｗ２は、次式（３）で求められる。

【００２５】 ｗ１＝［Ａ１（ｘ′）∧Ｂ１（ｙ′）］∨［Ａ４（ｘ′）∧Ｂ４（ｙ′）］ ｗ２＝［Ａ２（ｘ′）∧Ｂ２（ｙ′）］∨［Ａ３（ｘ′）∧Ｂ３（ｙ′）］ …（３） 但し、Ａｉ（ｘ′）（ｉ＝１，２，３，４）； 各第２のメンバーシップ関数Ａｉの入力ｘ′におけるメンバ ーシップグレード Ｂｉ（ｙ′）（ｉ＝１，２，３，４）； 各第２のメンバーシップ関数Ｂｉの入力ｙ′におけるメンバ ーシップグレード ∧；ＭＩＮ演算 ∨；ＭＡＸ演算

【００２６】次に、後件部のメンバーシップグレードＣ
ｊ（ｚ）に対する推論結果Ｃｊ′（ｚ）は、次式（４）
より算出できる。 Ｃｊ′（ｚ）＝ｗｊ・Ｃｊ（ｚ） ｊ＝１，２ …（４） そして、第２のファジィルール全体の総合推論結果Ｃ′
（ｚ）は、各第２のファジィルール１１，１２の推定結
果Ｃｊ′（ｚ）から、次式（５）で求められる。

【数１】 確定値ｚ′が必要な場合は、例えば重心法を用いて総合
推論結果Ｃ′（ｚ）から、次式（６）で求められる。

【００２７】

【数２】

【００２８】以上のような推論アルゴリズムを用いた本
実施例のファジィ推論装置を図１に示す。 図１は、本発
明の一実施例を示すファジィ推論装置の概略の構成ブロ
ック図である。

【００２９】このファジィ推論装置には、推論入力（例
えば、ｘ′，ｙ′）に応じたアドレスを入力する入力端
子１０が設けられ、その入力端子１０に、メンバーシッ
プ関数格納メモリ１１が接続され、さらにそのメモリ１
１の出力側に、データバス１２が接続されている。メン
バーシップ関数格納メモリ１１は、ｍ個（例えば、ｍ＝
２）の第２のファジィルール１１，１２の前件部のメン
バーシップ関数Ａｉ，Ｂｉ（但し、ｉ＝１，２，３，
４）と後件部のメンバーシップ関数Ｃｊ（但し、ｊ＝
１，２）とがテーブルルックアップとして一括して格納
されており、アドレス入力があると、そのアドレスの各
メンバーシップ関数Ａｉ，Ｂｉ，Ｃｊについてのｈ個
（但し、ｈはｍ個の第２のファジィルールにおけるメン
バーシップ関数のラベル数）のメンバーシップグレード
Ａｉ（ｘ′），Ｂｉ（ｙ′），Ｃｊ（ｚ）が一括してデ
ータバス１２へ読み出されるようになっている。

【００３０】データバス１２には、メンバーシップグレ
ード選択用のｇ個（但し、ｇはｈよりも小さい正の整
数）のセレクタ１３−１〜１３−ｇの入力側が接続さ
れ、その選択信号入力端子がラベル格納メモリ１４に接
続されている。さらに、各セレクタ１３−１〜１３−ｇ
の出力側が、並列演算処理可能なｇ個の論理演算部（例
えば、演算器）１５−１〜１５−ｇの入力側にそれぞれ
接続されている。ラベル格納メモリ１４は、演算器１５
−１〜１５−ｇが必要とするｈ個のメンバーシップ関数
Ａｉ，Ｂｉ，Ｃｊのラベルを格納し、該ラベルを選択信
号の形で各セレクタ１３−１〜１３−ｇへ与える機能を
有している。各セレクタ１３−１〜１３−ｇは、ラベル
格納メモリ１４からの選択信号に基づき、データバス１
２上の複数のメンバーシップグレードＡｉ（ｘ′），Ｂ
ｉ（ｙ′），Ｃｊ（ｚ）の中から、該選択信号に対応し
た必要なメンバーシップグレードを選択し、各演算器１
５−１〜１５−ｇへ出力する機能を有している。

【００３１】各演算器１５−１〜１５−ｇは、各セレク
タ１３−１〜１３−ｇの出力に基づき、各第２のファジ
ィルール１１，１２の推論結果Ｃｊ′（ｚ）を演算する
回路であり、例えば、ＭＩＮ演算回路、ＭＡＸ演算回路
及び乗算回路等により構成さ れている。演算器１５−１
〜１５−ｇの出力側には、統合処理部（例えば、ＭＡＸ
ｔｒｅｅ演算回路）１６が接続されている。ＭＡＸｔｒ
ｅｅ演算回路１６は、演算器１５−１〜１５−ｇの出力
をＭＡＸ演算により統合して第２のファジィルール全体
の総合推論結果Ｃ′（ｚ）を算出する、複数のＭＡＸ演
算器がｔｒｅｅ状に接続された回路であり、その出力側
には、ディファジィ回路として、確定値算出手段（例え
ば、重心回路）１７が接続されている。重心回路１７
は、重心法を用いて総合推論結果Ｃ′（ｚ）の確定値
ｚ′を求め、それを出力端子１８へ出力する回路であ
り、例えば、累算回路や除算回路等により構成されてい
る。

【００３２】以上のように構成されるファジィ推論装置
の動作を説明する。

【００３３】１つの推論入力ｘ′が入力され、その推論
入力ｘ′に応じたアドレスが入力端子１０を介してメン
バーシップ関数格納メモリ１１へ与えられる。すると、
そのアドレスに対応する第２のファジィルール１１，１
２のメンバーシップ関数Ａｉについてのメンバーシップ
グレードＡｉ（ｘ′）が、一括してメンバーシップ関数
格納メモリ１１からデータバス１２へ読み出される。一
方、ラベル格納メモリ１４には、演算器１５−１〜１５
−ｇが必要とするｈ個のメンバーシップ関数Ａｉ，Ｂ
ｉ，Ｃｊのラベルが格納されている。そのため、演算器
１５−１〜１５−ｇが必要とするメンバーシップ関数Ａ
ｉのラベルがラベル格納メモリ１４から読み出され、そ
のラベルが選択信号の形で各セレクタ１３−１〜１３−
ｇへ送られる。各セレクタ１３−１〜１３−ｇは、入力
された選択信号により、データバス１２上の全てのメン
バーシップグレードＡｉ（ｘ′）から、各演算器１５−
１〜１５−ｇが必要とするメンバーシップグレードＡｉ
（ｘ′）を選択し、各演算器１５−１〜１５−ｇへ出力
する。各演算器１５−１〜１５−ｇ内に、各セレクタ１
３−１〜１３−ｇからのメンバーシップグレードＡｉ
（ｘ′）が保持される。

【００３４】次に、推論入力ｙ′が入力され、それに応
じたアドレスが入力端子１０を介してメンバーシップ関
数格納メモリ１１に入力される。すると、前記と同様、
入力されたアドレスのメンバーシップグレードＢｉ
（ｙ′）が、一括してメンバーシップ関数格納メモリ１
１からデータバス１２へ読み出される。データバス１２
上のメンバーシップグレードＢｉ（ｙ′）は、セレクタ
１３−１〜１３−ｇで選択され、演算器１５−１〜１５
−ｇへ送られる。

【００３５】すると、独立して動作する各演算器１５−
１〜１５−ｇ内において、（３）式に従い、ＭＩＮ演算
により、入力ｙ′に対するメンバーシップグレードＢｉ
（ｙ′）と、保持された入力ｘ′に対するメンバーシッ
プグレードＡｉ（ｘ′）とを比較し、小さい方を選んで
保持する。 再び、推論入力ｘ′及びｙ′に対応したアド
レスをメンバーシップ関数格納メモリ１１に逐次与え、
上記の動作を繰返して、ファジィルール１１，１２の２
つ目のＭＩＮ演算を実行する。 その後、ＭＡＸ演算によ
り、ＭＩＮ演算結果を比較して大きい方を選び、適合度
ｗｊを求める。 次に、出力ｚに応じたアドレスがメンバ
ーシップ関数格納メモリ１１に与えられ、後件部メンバ
ーシップ関数ＣｊについてのメンバーシップグレードＣ
ｊ（ｚ）が、一括して該メンバーシップ関数格納メモリ
１１からデータバス１２へ読み出される。データバス１
２上のメンバーシップグレードＣｊ（ｚ）は、セレクタ
１３−１〜１３−ｇで選択され、演算器１５−１〜１５
−ｇへ送られる。各演算器１５−１〜１５−ｇでは、既
に求めておいた適合度ｗｊと、各セレクタ１３−１〜１
３−ｇから与えられた後件部のメンバーシップグレード
Ｃｊ（ｚ）とを乗算し、各第２のファジィルールの推論
結果Ｃｊ′（ｚ）を計算する。ここまでが、各第２のフ
ァジィルール毎に、それぞれの演算器１５−１〜１５−
ｇで並列に実行される。

【００３６】その後、ＭＡＸｔｒｅｅ演算回路１６で
は、各演算器１５−１〜１５−ｇから出力された各第２
のファジィルール１１，１２の推論結果Ｃｊ′（ｚ）に
基づき、（５）式に従い、ＭＡＸ演算を行って各第２の
ファジィルール１１，１２の推論結果Ｃｊ′（ｚ）を統
合し、第２のファジィルール全体の総合推論結果Ｃ′
（ ｚ）を算出する。総合推論結果Ｃ′（ｚ）の確定値
ｚ′が必要な場合、出力ｚの値を（ｚの）最小値から最
大値に１つずつ増加させながら、上記の統合処理を繰り
返す。同時に、重心回路１７で、（６）式に従い、重心
法を用いて（即ち、ΣＣ′（ｚ）・ｚとΣＣ′（ｚ）を
計算し、その後、ΣＣ′（ｚ）・ｚをΣＣ′（ｚ）で除
算して）、確定値ｚ′を求め、出力端子１８へ出力す
る。

【００３７】本実施例では、次のような利点を有してい
る。

【００３８】（ａ） （１）式のような第１のファジィ
ルール１〜４において後件部メンバーシップ関数の等し
い複数のルールを集め（１と４、２と３）、（２）式の
ような１つの新しい第２のファジィルール１１，１２に
再構成し、その再構成した第２のファジィルール１１，
１２を並列処理（各演算器１５−１〜１５−ｇが独立し
て実行する処理）するようにしている。そのため、取扱
う第１のファジィルール数ｎが多い場合、処理すべき第
２のファジィルール数ｍが少なくなり、それによってセ
レクタ１３−１〜１３−ｇ及び演算器１５−１〜１５−
ｇの数を少なくでき、ハードウェア量を減少させること
ができる。

【００３９】（ｂ） 従来のように１つの演算器３−１
が１つのローカルメモリ１−１を持つという構造に代え
て、メンバーシップ関数Ａｉ，Ｂｉ，Ｃｊを一括して格
納するメンバーシップ関数格納メモリ１１と、演算器１
５−１〜１５−ｇとを、分離して設けている。そして、
ラベル格納メモリ１４に格納されたラベルを選択信号と
して、セレクタ１３−１〜１３−ｇにより、必要とする
メンバーシップグレードＡｉ（ｘ′），Ｂｉ（ｙ′），
Ｃｊ（ｚ）を選択して演算器１５−１〜１５−ｇへ入力
するようにしている。

【００４０】そのため、前記（ａ）の利点に加え、メモ
リ容量の減少と、さらに第１のファジィルール数ｎが増
加した場合でも、メンバーシップ関数格納メモリ１１の
メモリ容量の増大を抑制できる。

【００４１】なお、本発明は、上記実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。

【００４２】（ｉ） 図１の演算器１５−１〜１５−ｇ
を他の論理演算部で構成したり、或いはその演算器１５
−１〜１５−ｇとＭＡＸｔｒｅｅ演算回路１６とを、Ｍ
ＩＮ／ＭＡＸ演算回路等で構成してもよい。

【００４３】（ii） セレクタ１３−１〜１３−ｇを、
それぞれ各演算器１５−１〜１５−ｇ内に設ける等し
て、他のグレード選択手段で構成してもよい。

【００４４】(iii) 重心回路１７は、他のディファジ
ィ回路で構成してもよい。

【００４５】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、ｎ個のファジィルールの内の後件部
メンバーシップ関数のラベルが等しいルール群を集めて
作られたｍ個の第２のファジィルールを用いて、推論入
力に対するファジィ推論を並列演算処理するようにして
いるので、取扱う第１のファジィルール数ｎが多い場
合、処理すべき第２のファジィルール数ｍが少なくな
る。これにより、セレクタ及び論理演算部の数を少なく
でき、ハードウェア量を減少させることができる。

【００４６】しかも、メンバーシップ関数を一括して格
納するメンバーシップ関数格納メモリと、論理演算部と
を分離して設け、ラベル格納メモリに格納されたラベル
に基づき、セレクタによって、必要とするメンバーシッ
プ関数のメンバーシップグレードを選択して論理演算部
に与えるようにしている。そのため、メモリ容量を減少
でき、さらに第１のファジィルール数ｎが増加した場合
でも、メンバーシップ関数格納メモリのメモリ容量が影
響を受けず、該メモリ容量の増加を的確に抑制すること
ができる。従って、本発明のファジィ推論装置を、例え
ば集積化した場合、回路規模の減少と、チップサイズの
小型化が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例を示すファジィ推論装置の概略
の構成ブロック図である。

【図２】従来のファジィ推論装置の構成ブロック図であ
る。

【符号の説明】

１１ メンバーシップ関数格納メモリ１２ データバス １３−１〜１３−ｇ セレクタ １４ ラベル格納メモリ １５−１〜１５−ｇ 演算器 １６ ＭＡＸｔｒｅｅ演算回路 １７ 重心回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 浩一 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 中島 宏 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 佐々木 守 熊本県熊本市長嶺町2178番322号 龍美 荘10号 (72)発明者 上野 文男 熊本県菊池郡西合志町須屋 花立浦3023 番12号 (56)参考文献 特開 平２−272636（ＪＰ，Ａ) 特開 平３−144734（ＪＰ，Ａ) 特開 平２−155045（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06N 7/02 G05B 13/02

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 前件部メンバ−シップ関数で表される前
   件部命題と、後件部メンバーシップ関数で表される後件
   部命題と、をそれぞれ有するｎ個（但し、ｎは２以上の
   正の整数）の第１のファジィル−ルの内の、後件部のメ
   ンバーシップ関数の種類を表すラベルが等しいルール群
   を集めて作られたｍ個（但し、ｍはｎよりも小さい正の
   整数）の第２のファジィルールを用いて、推論入力に対
   するファジィ推論を並列演算処理するファジィ推論装置
   であって、 前記ｍ個の第２のファジィル−ルにおけるメンバーシッ
   プ関数が一括して格納され、前記推論入力に応じたアド
   レスが与えられると、該アドレスに対応した該各第２の
   ファジィルールにおけるメンバーシップ関数についての
   メンバーシップグレードを、一括してデータバスへ読み
   出すメンバーシップ関数格納メモリと、 前記ｍ個の第２のファジィル−ルにおけるｈ個（但し、
   ｈは正の整数）のメンバーシップ関数のラベルが格納さ
   れたラベル格納メモリと、 前記ラベル格納メモリ内のラベルに基づき、前記データ
   バス上の複数のメンバーシップグレードから、該ラベル
   に対応した必要なメンバーシップグレードを選択してそ
   れぞれ出力するｇ個（但し、ｇはｈよりも小さい正の整
   数）のセレクタと、 前記各セレクタから出力された前記メンバーシップグレ
   ードを用い、それぞれ独立して、ＭＩＮ演算及びＭＡＸ
   演算を行って前記推論入力の前記各第２のファジィルー
   ルの前件部に対する適合度を求め、この適合度と、該各
   第２のファジィルールの後件部のメンバーシップグレ−
   ドと、を乗算して該各第２のファジィルールの推論結果
   をそれぞれ出力する並列演算処理可能なｇ個の論理演算
   部と、 前記ｇ個の論理演算部の出力をＭＡＸ演算により統合し
   て前記第２のファジィルール全体の総合推論結果を求め
   る統合処理部と、 を備えたことを特徴とするファジィ推論装置。
2. 【請求項２】 請求項１記載のファジィ推論装置におい
   て、前記統合処理部の出力から重心法を用いて前記総合
   推論結果の確定値を求める確定値算出手段を 設けたこと
   を特徴とするファジィ推論装置。