JP3347592B2

JP3347592B2 - マージソート処理装置

Info

Publication number: JP3347592B2
Application number: JP19032496A
Authority: JP
Inventors: 孝服部
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-07-19
Filing date: 1996-07-19
Publication date: 2002-11-20
Anticipated expiration: 2016-07-19
Also published as: JPH1040076A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パイプラインマー
ジソート機構を有する情報処理装置に関し、特に、２つ
のデータを比較することによってソート規則に従ったデ
ータ列を生成する複数のソートプロセッサと、これら複
数のソートプロセッサを１次元状に接続する１次元経路
とを備え、前段のソートプロセッサから出力されたデー
タ列同士を後段のソートプロセッサで比較してソート済
みデータ列を生成するマージソート処理装置に関する。

【０００２】

【従来の技術】一般に、パイプラインソート機構は、２
ウェイマージを行う複数個例えば８個のソートプロセッ
サが１次元状に接続されて構成される（例えば、特開平
１−２９７７２２号公報参照）。初段の第１ソートプロ
セッサは、未ソートのデータを順次受け取り、第１デー
タを記憶装置に保存するとともに、第２データの入力時
に、第１および第２データを比較する。比較の結果、任
意のソート規則（例えば、昇順や降順）に従って整理さ
れた第１および第２データは第２ソートプロセッサに送
られる。

【０００３】第２ソートプロセッサでは、第１および第
２データからなる第１データ列を記憶装置に保存すると
ともに、第１ソートプロセッサでソートされた第３およ
び第４データからなる第２データ列を受け取る。第２ソ
ートプロセッサは、第１および第２データ列両者の最初
のデータ同士を比較し、ソート規則に従って４つのデー
タの中で最優位なデータを決める。続いて、勝ち抜けた
データが属するデータ列の中でその勝ち抜けたデータの
次に位置する２番目のデータと負け残った最初のデータ
とを比較し、ソート規則に従って優位なデータを決め
る。勝ち抜けたデータの次に位置する２番目のデータが
勝ち抜けた場合、その時点で４つのデータの優劣は決定
される。負け残った最初のデータが勝ち抜けた場合、第
１および第２データ列の２番目のデータ同士が比較さ
れ、その結果、４つのデータの優劣は決定される。ソー
トされた４つのデータは第３ソートプロセッサに送られ
る。

【０００４】第３〜第８ソートプロセッサでは同様な処
理が実行され、最大で２５６個（＝２の８乗個）のデー
タがソート済みデータ列として出力される。

【０００５】

【発明が解決しようとする課題】パイプラインソート機
構では、ソートプロセッサの個数ｎを増加させることに
よってソート済みデータ列に含まれるデータの個数を最
大で２ⁿ個にまで増加させることができる。しかしなが
ら、ソートプロセッサの個数ｎは予めハードウェア的に
定まってしまうことから、２ⁿ個を超えるデータを処理
することができない。

【０００６】そこで、この種のソート機構では、データ
群を複数個に分割し、分割で得られた小データ群ごとに
前述の処理を行った後、小データ群ごとに得られたソー
ト済みデータ列にマージ処理を施している。このマージ
処理では、各小データ群から１つずつ選択されるデータ
の中からソート規則に従って最優位なデータが順次出力
されていく。勝ち抜いたデータに代わって、順次、その
勝ち抜いたデータが属する小データ群の次のデータが比
較の対象とされる。こういったマージ処理は、従来、ソ
ート機構が接続されたホストコンピュータや、別途用意
されたマージ処理専用プロセッサによって実行されてい
た（例えば、特開平５−８０９７７号公報参照）。

【０００７】本発明は、上記実情に鑑みてなされたもの
で、例えば専用プロセッサに代表されるハードウェア量
の増加を極力抑制しつつ効率的且つ高速で大量のデータ
をマージソート処理することのできるマージソート処理
装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、第１発明によれば、２つのデータを比較することに
よってソート規則に従ったデータ列を生成する複数のソ
ートプロセッサと、これら複数のソートプロセッサを１
次元状に接続する１次元経路とを備え、前段のソートプ
ロセッサから出力されたデータ列同士を後段のソートプ
ロセッサで比較してソート済みデータ列を生成するマー
ジソート処理装置において、任意の前記ソートプロセッ
サを２進木状に接続する２進木経路を備え、この２進木
経路の初段から前記ソート済みデータ列を入力し、各ソ
ートプロセッサでは、２つのデータの比較の結果、前記
ソート規則に対して優位なデータが出力されることによ
ってマージ済みデータ列が出力されることを特徴とす
る。

【０００９】また、第２発明によれば、前記２進木経路
で接続されたソートプロセッサには、前記１次元経路お
よび２進木経路のいずれかを選択する経路選択手段が接
続されることを特徴とする。

【００１０】さらに、第３発明によれば、前記経路選択
手段は、ソート済みデータ列を生成する機能を完遂する
１次元経路と、マージ済みデータ列を生成する機能を完
遂する２進木経路との少なくともいずれか一方を含む複
数個の経路を形成し、各経路の最終段には、各経路の出
力を個別に取り出す出力手段が接続されることを特徴と
する。

【００１１】さらにまた、第４発明によれば、２進木経
路を形成した際に、各ソート済みデータ列およびマージ
済みデータ列のいずれかを取り込み、データ列の前デー
タと後データとを比較することによって、前記ソート規
則に背くエラーデータを検出する機能を任意の前記ソー
トプロセッサに担わせることを特徴とする。

【００１２】さらにまた、第５発明によれば、前記２進
木経路の最終段に、任意の前記ソートプロセッサで構成
された１次元経路を直列に接続し、その任意のソートプ
ロセッサに任意のソート済みデータ列を入力することを
特徴とする。

【００１３】さらにまた、第６発明によれば、前記２進
木経路に組み込まれる任意の前記ソートプロセッサに、
そのソートプロセッサでの比較の結果得られる勝ち抜け
情報を出力させる報告線を接続したことを特徴とする。

【００１４】さらにまた、第７発明によれば、前記各ソ
ートプロセッサには、１次元経路の段数に応じたデータ
数の記憶容量を持った記憶装置が接続され、これら記憶
装置には、記憶容量に従って記憶装置同士を組み合わ
せ、前記ソート済みデータ列の記憶に最適な記憶装置を
提供する接続関係変更手段が接続されることを特徴とす
る。

【００１５】さらにまた、第８発明によれば、前記マー
ジ済みデータ列では、同一のソート済みデータ列から連
続して勝ち抜けたデータ数が出力されることを特徴とす
る。

【００１６】さらにまた、第９発明によれば、前記ソー
トプロセッサは、前記１次元経路に沿ってシリアルに入
力されるデータの中から処理対象データを抜き出し、抜
き出したデータに基づいてデータの比較を行い、その結
果、前記１次元経路が前記２進木経路に見立てられるこ
とを特徴とする。

【００１７】さらにまた、第１０発明によれば、前記処
理対象データの抜き出しにあたって、前記ソートプロセ
ッサは、各データに付されたマージ処理識別子を識別す
ることを特徴とする。

【００１８】さらにまた、第１１発明によれば、前記マ
ージ処理識別子は、前記比較の結果前記ソートプロセッ
サから出力される度に書き換えられることを特徴とす
る。

【００１９】さらにまた、第１２発明によれば、前記２
進木経路の前段に該当するソートプロセッサは、前記マ
ージ処理識別子の書き換えにあたって、前記２進木経路
の後段にあたるソートプロセッサを特定するマージ処理
識別子を用いることを特徴とする。

【００２０】

【発明の実施の形態】以下、添付図面を参照しつつ本発
明の好適な実施形態を説明する。

【００２１】［第１実施形態］図１は本発明の第１実施
形態に係るマージソート処理装置の概略構成を示す。こ
のマージソート処理装置は、２つのデータを比較するこ
とによって任意のソート規則（例えば、昇順や降順）に
従ったデータ列を生成する（いわゆる２ウェイマージ処
理を実行する）複数個（例えば８個）のソートプロセッ
サＰ１〜Ｐ８を備える。初段としての第１ソートプロセ
ッサＰ１には、ソート処理を行いたいデータ群が入力さ
れる１次元経路Ｗ０１と、第１ソートプロセッサＰ１が
扱うデータ個数例えば２個のデータに対応する容量の第
１記憶装置Ｍ１とが接続される。

【００２２】第１および第２ソートプロセッサＰ１、Ｐ
２は１次元経路Ｗ１２によって相互に接続される。第２
および第３ソートプロセッサＰ２、Ｐ３の間、第３およ
び第４ソートプロセッサＰ３、Ｐ４の間、第４および第
５ソートプロセッサＰ４、Ｐ５の間、第５および第６ソ
ートプロセッサＰ５、Ｐ６の間、第６および第７ソート
プロセッサＰ６、Ｐ７の間、第７および第８ソートプロ
セッサＰ７、Ｐ８の間は、同様に、各々１次元経路Ｗ２
３〜Ｗ７８によって相互に接続される。こうして第１〜
第８ソートプロセッサＰ１〜Ｐ８は順次１次元状に接続
されることとなる。

【００２３】第２〜第８ソートプロセッサＰ２〜Ｐ８に
は、各ソートプロセッサＰ２〜Ｐ８が扱うデータ個数
（４、８、１６、…、１２８）に対応した第２〜第８記
憶装置Ｍ２〜Ｍ８が接続される。なお、各記憶装置Ｍ１
〜Ｍ８としては、格納されるデータ個数に応じて、内部
メモリを採用することも外部メモリを採用することもで
きる。

【００２４】このマージソート処理装置では、任意のソ
ートプロセッサすなわち第２〜第８ソートプロセッサＰ
２〜Ｐ８が２進木状に接続される。２進木の初段として
の第２、第３、第５および第６ソートプロセッサＰ２、
Ｐ３、Ｐ５、Ｐ６には、記憶装置（図示せず）等の入力
手段からソート済みデータ列を導入させる初段補助経路
Ｉ２１、Ｉ２２、Ｉ３１、Ｉ３２、Ｉ５１、Ｉ５２、Ｉ
６１、Ｉ６２が接続される。２進木の２段目としての第
４および第７ソートプロセッサＰ４、Ｐ７には、第３お
よび第６ソートプロセッサＰ３、Ｐ６を迂回させて第２
および第５ソートプロセッサＰ２、Ｐ５の出力を接続さ
せる２段目補助経路Ｉ２４、Ｉ５７が接続される。さら
に、最終段としての第８ソートプロセッサＰ８には、第
５〜第７ソートプロセッサＰ５〜Ｐ７を迂回して第４ソ
ートプロセッサＰ４の出力を接続させる最終段補助経路
Ｉ４８が接続される。これらの補助経路Ｉ２１〜Ｉ６
２、Ｉ２４、Ｉ５７、Ｉ４８によって２進木経路は形成
される。

【００２５】１次元経路および２進木経路は、経路選択
手段ＰＳの働きによって随時切り換えられる。経路選択
手段ＰＳは、１次元経路Ｗ１２、Ｗ２３、Ｗ４５、Ｗ５
６と初段補助経路Ｉ２１、Ｉ３１、Ｉ５１、Ｉ６１との
交差点に配置されたり、記憶装置Ｍ２、Ｍ３、Ｍ５、Ｍ
６からの経路と初段補助経路Ｉ２２、Ｉ３２、Ｉ５２、
Ｉ６２との交差点や、記憶装置Ｍ４、Ｍ７、Ｍ８からの
経路と２段目補助経路Ｉ２４、Ｉ５７および最終段補助
経路Ｉ４８との交差点に配置されたりして、交差する経
路のいずれか一方を任意に選択する。

【００２６】次に第１実施形態に係るマージソート処理
装置の動作を説明する。いま、最大２５６個のレコード
データ１〜Ｎ（ただし、Ｎ≦２５６）が属するレコード
データ群が任意のメモリ領域に格納されていると想定す
る。各レコードデータ１〜Ｎには、図２に示すように、
複数のデータフィールドＦ１〜ＦＭが設定されている。
各経路選択手段ＰＳは、第１〜第８ソートプロセッサＰ
１〜Ｐ８が１次元状に接続されるように経路を選択す
る。その結果、図３に示されるパイプラインソート機構
が形成される。

【００２７】第１ソートプロセッサＰ１には、優位性比
較の対象となるデータフィールドＦ１のデータすなわち
ソートキーと、そのソートキーが属するレコードデータ
が格納されているメモリ領域のアドレスを特定するアド
レスポインタとが１つのデータとして順次入力される。

【００２８】第１ソートプロセッサＰ１は、最初の１個
のデータを第１記憶装置Ｍ１に格納し、続いて、１次元
経路Ｗ０１から２番目の１個のデータを受け取ると、両
者を比較して２つのデータにソート処理を施す。ソート
された２つのデータは２¹個データ列として第１ソート
プロセッサＰ１から出力される。第１ソートプロセッサ
Ｐ１では、かかる処理が次々と実行される。

【００２９】第２ソートプロセッサＰ２では、最初の２
¹個データ列が第２記憶装置Ｍ２に格納され、続いて、
１次元経路Ｗ１２から２番目の２¹個データ列を受け取
ると、２つの２¹個データ列の最初のデータ同士を比較
する。各データ列では、第１ソートプロセッサＰ１によ
ってソート処理が実行されていることから、最初のデー
タ同士のうちで勝ち抜けた優位なデータは２²個データ
列の最優位データとなる。第２ソートプロセッサＰ２
は、勝ち抜けた最優位データに代えて、その最優位デー
タが属していた２¹個データ列から次のデータを取り込
み、負け残った最初のデータと比較する。取り込まれた
次のデータが勝ち残れば、その時点で、４つのデータの
順位が決定し、ソート処理が完了する。負け残った最初
のデータが勝ち残れば、勝ち抜けた２番目の優位データ
に代えて、その優位データが属する２¹個データ列から
次のデータを取り込み、このとき負け残ったデータと比
較される。この比較によって４つのデータの順位が決定
される。こうしてソート処理された２つの２¹個データ
列の４つのデータは２²個データ列として第３ソートプ
ロセッサＰ３に送り込まれる。

【００３０】第３ソートプロセッサＰ３以降第８ソート
プロセッサＰ８に至るまで第２ソートプロセッサＰ２と
同様な処理が実行され、最大で２５６個のデータを含む
データ群がソート処理される。その結果はソート済みデ
ータ列としてホストコンピュータに出力される。このと
き、ソート済みデータ列では、ソートキーが破棄されて
アドレスポインタのみが出力される。このアドレスポイ
ンタに基づいて、レコードデータ全体の並び替えが実施
される。したがって、ソートキーのみを切り出してデー
タ同士の比較を行い、レコードデータの並び替えにアド
レスポインタのみを用いるようにしたことから、データ
転送量の縮小を図ることができる。

【００３１】次に、２５６個を超えるレコードデータが
属するレコードデータ群をマージソート処理する場合を
考える。レコードデータ群は、各々２５６個以下のレコ
ードデータが属する小レコードデータ群に分割される。
例えば、レコードデータ群から１次元経路Ｗ０１に順次
入力されるソートキーが２５６個に達した時点で小デー
タ群を定義することもでき、予めホストコンピュータに
よってレコードデータ群を等分割しておくこともでき
る。前述したパイプラインソート機構によって、各レコ
ードデータ群ごとにソートキーはソート済みデータ列に
整理される。整理された各ソート済みデータ列は任意の
メモリ領域に一旦保存される。

【００３２】得られた複数個のソート済みデータ列は、
初段補助経路Ｉ２１、Ｉ２２、Ｉ３１、Ｉ３２、Ｉ５
１、Ｉ５２、Ｉ６１、Ｉ６２を通じて任意の入力手段
（図示せず）から第２、第３、第５および第６ソートプ
ロセッサＰ２、Ｐ３、Ｐ５、Ｐ６に入力される。マージ
処理にあたって、マージソート処理装置では、図４に示
すように、経路選択手段ＰＳの働きによって２進木経路
が形成されている。

【００３３】２進木の初段では、第２、第３、第５およ
び第６ソートプロセッサＰ２、Ｐ３、Ｐ５、Ｐ６が、個
別に入力される２つのソート済みデータ列の最初のデー
タを取り込んで両者を比較する。各ソートプロセッサＰ
２、Ｐ３、Ｐ５、Ｐ６で勝ち抜けたデータは、２進木の
２段目としての第４および第７ソートプロセッサＰ４、
Ｐ７に送り込まれる。

【００３４】第４および第７ソートプロセッサＰ４、Ｐ
７では、初段のソートプロセッサで勝ち抜けてきたデー
タ同士を比較し、優位なデータを出力する。最終段とし
ての第８ソートプロセッサＰ８では、第４および第７ソ
ートプロセッサＰ４、Ｐ７で勝ち抜けたデータ同士が比
較され、最優位なデータが出力される。

【００３５】データが勝ち抜けると、その勝ち抜けたデ
ータが属するソート済みデータ列で後続するデータが順
番に初段のソートプロセッサに入力される。この入力さ
れたデータは、先行する比較で負け残ったデータと比較
され、ソート処理は進められていく。複数のソート済み
データ列から順次取り込まれるデータはトーナメント形
式でソート処理され、最終的に、複数のソート済みデー
タ列がマージ処理され、第８ソートプロセッサＰ８から
マージ処理されたマージ済みデータ列が出力されること
となる。

【００３６】マージ済みデータ列では、前述と同様、図
５に示すようにソートキーが破棄されてアドレスポイン
タのみが出力される。このアドレスポインタに基づい
て、レコードデータ全体の並び替えが実施される。

【００３７】以上のように、通常のパイプラインソート
機構に必要とされる１次元経路に加え、補助経路を用い
て任意のソートプロセッサ間を接続することにより２進
木経路を形成するようにしたので、専用プロセッサを用
いずに複数のレコードデータ群をマージ処理することが
可能となる。しかも、経路選択手段ＰＳは、例えば、送
り出し側のソートプロセッサや入力手段に経路のバス幅
分のバスドライバを設けて構成されればよく、ハードウ
ェア量の増加は極力抑えられる。さらに、２進木経路を
形成する上で、既存の１次元経路Ｗ３４、Ｗ６７、Ｗ７
８を利用しているので、ハードウェア量の一層の抑制に
寄与することができる。

【００３８】また、前述のようにアドレスポインタを用
いてメモリ領域から個々にレコードデータを呼び出すこ
とに代えて、勝ち抜けた複数のレコードデータを１塊と
して呼び出すこともできる。例えば、２進木の初段に入
力される各ソート済みデータ列では、図６に示すよう
に、ソート済みデータ列１〜Ｎを識別するデータ列用識
別子１１がソートキー１０に付加されている。マージソ
ート機構からの出力時、そのデータ列用識別子１１に基
づいて、同一のソート済みデータ列１〜Ｎから連続して
勝ち抜けたデータ数１３が例えばカウンタ（図示せず）
によって特定される（図７参照）。カウンタによって特
定されたデータ数１３のレコードデータが１塊として呼
び出されるのである。レコードデータを呼び出すにあた
っては、まず、各ソート済みデータ列１〜Ｎが格納され
ているメモリ領域の先頭アドレスを別途記憶しておき、
得られたデータ列用識別子１１とデータ数１３とに基づ
いて、記憶された先頭アドレスからデータ数１３に等し
い個数連続するレコードデータが一度に呼び出される。
この呼び出し後、記憶された先頭アドレスはデータ数１
３に応じて書き換えられる。なお、転送先のメモリ領域
に対する転送先アドレスや転送データサイズはレコード
データのレコード長などに基づいて決定される。

【００３９】このようなレコードデータの呼び出しによ
れば、マージ済みデータ列に小さなビット幅を割り当て
るだけで済む。すなわち、前述のアドレスポインタを用
いた場合には、レコードデータの個数が増加するほどア
ドレスポインタに必要とされるビット幅が無限に増加す
る。したがって、ソート処理時やマージ処理時に、大き
なビット幅を有するアドレスポインタがソートキーに付
加されて処理されるので、転送される各データの大きさ
が膨らんでしまう。これに対し、連続して勝ち抜けたデ
ータ数を用いた場合には、マージ処理時に、各ソート済
みデータ列を特定する小さなビット幅の識別子を付加す
れば足り、したがって、転送される各データの大きさが
抑制される。しかも、マージ済みデータ列では、勝ち抜
けたデータ数１３を分割して連続的に出力することもで
き、その結果、勝ち抜けデータ数１３の大きさを制限し
て１データの大きさを一層抑制することができる。

【００４０】［第２実施形態］図８は本発明の第２実施
形態に係るマージソート処理装置の概略を示す。この第
２実施形態では、通常のパイプラインソート機構を形成
する１次元経路Ｗ０１〜Ｗ７８に加え、２進木の初段と
しての第１、第２、第４および第５ソートプロセッサＰ
１、Ｐ２、Ｐ４、Ｐ５に接続された初段補助経路Ｉ１
１、Ｉ１２、Ｉ２１、Ｉ２２、Ｉ４１、Ｉ４２、Ｉ５
１、Ｉ５２と、第１および第４ソートプロセッサＰ１、
Ｐ４の出力から２進木の最終段としての第３および第６
ソートプロセッサＰ３、Ｐ６に接続された最終段補助経
路Ｉ１３、Ｉ４６とから構成される２つの２進木経路が
形成される。第３および第６ソートプロセッサＰ３、Ｐ
６からの出力Ｏ３、Ｏ６は、出力手段（図示せず）によ
って個別に取り出される。この場合、図９に示すよう
に、２進木経路の形成にあたって第７および第８ソート
プロセッサＰ７、Ｐ８は用いられていない。なお、前述
の第１実施形態と同様な構成については同一の参照符号
を付してその詳細な説明を省略する。

【００４１】この第２実施形態では、経路選択手段の働
きによって第１〜第８ソートプロセッサＰ１〜Ｐ８が１
次元経路に接続されると、前述と同様に、通常のパイプ
ラインマージソート処理が実行される（図３参照）。そ
の一方で、図９に示すように、経路選択手段の働きによ
って第１〜第３ソートプロセッサＰ１〜Ｐ３を用いて第
１の２段２進木経路を形成するとともに第４〜第６ソー
トプロセッサＰ４〜Ｐ６を用いて第２の２段２進木経路
を形成することができる。その結果、各２段２進木経路
を用いて、複数群のソート済みデータ列に対して個別に
並行してマージ処理を施すことができる。こういった多
重／並行処理によって処理時間の短縮化を図ることがで
きる。この場合、各２段２進木経路では、４つ以下のソ
ート済みデータ列にマージ処理が施される。４つ以下の
ソート済みデータ列を８入力の３段２進木経路で処理す
ることとなると、必ず勝ち抜かないダミーのデータを入
力したり、任意のソートプロセッサでの比較処理をスキ
ップしたりする等の付加的処理が必要となるが、４入力
の２段２進木経路を採用することによって、こうした４
つ以下のソート済みデータ列の処理を効率化させること
ができる。

【００４２】さらに、複数の２進木経路で多重処理を図
って効率化を実現させることができるだけでなく、例え
ば図１０に示すように、経路選択手段の働きによって１
次元経路と２進木経路とを混在させて両者の処理を並行
して実行することも可能である。この場合、第３ソート
プロセッサＰ３からは、初段補助経路Ｉ１１、Ｉ１２、
Ｉ２１、Ｉ２２から入力されたデータ列が２進木経路で
マージ処理されて出力Ｏ３から送り出される。その一方
で、第８ソートプロセッサＰ８からは、初段補助経路Ｉ
４１から入力されたデータ列が第４〜第８ソートプロセ
ッサＰ４、Ｐ８に沿って１次元経路を伝わりソート処理
されて出力Ｏ８から送り出される。出力手段は、これら
の出力Ｏ３、Ｏ８を個別に受け取って、後段の処理に送
り込む。

【００４３】その他、経路選択手段の働きによって、複
数個の１次元経路を形成することも可能である（図示せ
ず）。なお、２つのソート済みデータ列に対しマージ処
理を施す際に第７および第８ソートプロセッサＰ７、Ｐ
８を利用するように配線を施せば、前述の２進木経路を
利用する場合よりも高速な処理を期待することができ
る。

【００４４】［第３実施形態］図１１は本発明の第３実
施形態に係るマージソート処理装置の２進木経路を示
す。この第３実施形態では、第１〜第８ソートプロセッ
サＰ１〜Ｐ８を用いた１次元経路でソート処理を施すこ
とができることに加え、経路選択手段の働きにより、２
進木の初段としての第２および第５ソートプロセッサＰ
２、Ｐ５と、２進木の最終段としての第７ソートプロセ
ッサＰ７とを通じてマージ処理が実行される。同時に、
第２ソートプロセッサＰ２に対する初段補助経路Ｉ２
１、Ｉ２２からの入力は第１および第３ソートプロセッ
サＰ１、Ｐ３に個別に入力される。同様に、第５ソート
プロセッサＰ５に対する初段補助経路Ｉ５２、Ｉ５２か
らの入力は第４および第６ソートプロセッサＰ４、Ｐ６
に個別に入力される。最終段としての第７ソートプロセ
ッサＰ７からの出力Ｏ７は、出力手段（図示せず）に送
り出されるとともに、第８ソートプロセッサＰ８にも送
り込まれる。その他、前述の実施形態と同様の構成につ
いては同一の参照符号を付してその詳細な説明を省略す
る。

【００４５】この第３実施形態では、第１、第３、第４
および第６ソートプロセッサＰ１、Ｐ３、Ｐ４、Ｐ６が
ソート済みデータ列を取り込み、取り込んだデータ列の
中で前データと後データとを順次比較する。比較の結
果、データの順番がソート規則に背くと判断されると、
エラーデータを検出したとして報告線ＥＲ１、ＥＲ３、
ＥＲ４、ＥＲ６を通じてエラー処理手段（図示せず）に
報告する。同様に、第８ソートプロセッサＰ８では、マ
ージ済みデータ列を取り込んて、取り込んだデータ列の
中で前データと後データとを比較する。エラー情報が得
られれば報告線ＥＲ８からエラー処理手段にその情報が
報告される。

【００４６】かかる構成によれば、第１、第３、第４、
第６ソートプロセッサＰ１、Ｐ３、Ｐ４、Ｐ６の報告線
ＥＲ１、ＥＲ３、ＥＲ４、ＥＲ６のいずれかからエラー
情報が報告されると、例えばソート処理時または格納手
段から初段に入力されるまでの経路での伝達時に、初段
に入力されたソート済みデータ列のエラーが発生してい
たこととなる。これらのいずれの報告線ＥＲ１、ＥＲ
３、ＥＲ４、ＥＲ６からもエラー情報が報告されず、第
８ソートプロセッサＰ８の報告線ＥＲ８からエラー情報
が報告されると、２進木経路を通じて実行されたマージ
処理にエラーが発生していたこととなる。

【００４７】その他、図１および図４に示すマージソー
ト処理装置で、３段２進木経路の最終段である第８ソー
トプロセッサＰ８に同様の処理を実行させ、エラー情報
を吸い上げるようにしてもよく、図８および図９に示す
マージソート処理装置で、２つの２段２進木経路にそれ
ぞれ同一のソート済みデータ列群を入力させて、２進木
経路に沿ったマージ処理に参加していない第８ソートプ
ロセッサＰ８に同様の処理を実行させてもよい。後者の
例では、各２進木経路の出力Ｏ３、Ｏ６が第８ソートプ
ロセッサＰ８に接続される。第８ソートプロセッサＰ８
は、両出力Ｏ３、Ｏ６が同一であれば動作が正常である
ことを判定することができる。

【００４８】［第４実施形態］図１２は本発明の第４実
施形態に係るマージソート処理装置の２進木経路を示
す。この第４実施形態では、第１〜第８ソートプロセッ
サＰ１〜Ｐ８を用いた１次元経路でソート処理を施すこ
とができることに加え、経路選択手段の働きにより、第
１〜第３ソートプロセッサＰ１〜Ｐ３で構成された２進
木経路の最終段としての第３ソートプロセッサＰ３に、
第４および第５ソートプロセッサＰ４、Ｐ５が１次元状
に接続される。第４および第５ソートプロセッサＰ４、
Ｐ５には、補助経路Ｉ４２、Ｉ５２を通じて任意のソー
ト済み結合データが個別に入力される。その他、前述の
実施形態と同様の構成については同一の参照符号を付し
てその詳細な説明を省略する。

【００４９】このような構成によれば、第４および第５
ソートプロセッサＰ４、Ｐ５にソート済みデータ列を付
加的に入力することができるので、２進木初段へ入力可
能なデータ列数以上のデータ列を処理することができ
る。しかも、補助経路の配線を減少させて、回路基板上
の専有面積の制限に対応することができる。また、前段
の入力手段のアクセス時間が異なる場合、例えば、アク
セスの速い入力手段は初段補助経路Ｉ１１、Ｉ１２、Ｉ
２１、Ｉ２２に接続され、アクセスの遅い入力手段は補
助経路Ｉ４２、Ｉ５２に接続される。その結果、補助経
路Ｉ４２、Ｉ５２の採用によってデータを取り込むタイ
ミングの調整を行うことができる。例えば、ソート済み
データ列がマージソート処理装置内の記憶装置Ｍ１〜Ｍ
８に格納されていれば、これらのデータ列を初段補助経
路Ｉ１１、Ｉ１２、Ｉ２１、Ｉ２２に接続し、ソート済
みデータ列がホストコンピュータ内の記憶装置に格納さ
れていれば、これらのデータ列を補助経路Ｉ４２、Ｉ５
２に接続するのである。

【００５０】なお、２進木経路の最終段に直列して１次
元経路を接続することができるだけでなく、２進木経路
の初段側で入力に先立って１次元経路での処理を実行さ
せてもよい。

【００５１】［第５実施形態］図１３は本発明の第５実
施形態に係るマージソート処理装置の２進木経路の構成
を示す。この第５実施形態では、２進木の２段目として
の第４および第７ソートプロセッサＰ４、Ｐ７と、２進
木の最終段としての第８ソートプロセッサＰ８とに、そ
れらのソートプロセッサで比較の結果得られた勝ち抜け
情報を出力させる報告線ＳＮ４、ＳＮ７、ＳＮ８が接続
される。その他、前述の実施形態と同様の構成について
は同一の参照符号を付してその詳細な説明を省略する。

【００５２】このような構成によれば、得られた勝ち抜
け情報に基づいて、初段としての第２、第３、第５およ
び第６ソートプロセッサＰ２、Ｐ３、Ｐ５、Ｐ６、が入
力手段（図示せず）にアクセスする際にそれらのアクセ
スにプライオリティ付けを行うことができる。例えば、
入力手段に対するアクセス権が１つの場合には、最終段
の報告線ＳＮ８からの勝ち抜け情報によって各初段から
のアクセスを最適化することができ、入力手段に対する
アクセス権が２つの場合には、２段目の報告線ＳＮ４、
ＳＮ７からの勝ち抜け情報に基づいて各初段からのアク
セスを最適化することができる。これらのアクセスの最
適化によってデータ処理の一層の高速化を図ることがで
きる。

【００５３】なお、勝ち抜け情報としては、どのソート
済みデータ列へのアクセスを優先させればよいかを判断
することができればよく、処理段数に応じた情報、例え
ばＳＮ８では３ビット、ＳＮ４やＳＮ７では２ビットの
情報があれば足りる。

【００５４】また、前述したように連続した勝ち抜けデ
ータ数を出力するにあたって、この勝ち抜け情報を利用
することもできる。すなわち、同一の勝ち抜け情報が連
続する場合には、勝ち抜け情報を出力を自制し、勝ち抜
け情報が変化した時点で、その変化が発生するまでの勝
ち抜けデータ数をデータ列識別子とともに出力するので
ある。その結果、マージ処理前のソート済みデータ列に
予め識別子を付与しておく必要がなくなる。

【００５５】［第６実施形態］図１４は本発明の第６実
施形態に係るマージソート処理装置の２進木経路の構成
を示す。この第６実施形態では、２進木経路の形成時
に、各ソートプロセッサＰ１〜Ｐ６に接続された記憶装
置Ｍ１〜Ｍ８が任意に組み合わされてマージ処理用の記
憶装置が用意される。接続関係変更手段（図示せず）
は、各記憶装置Ｍ１〜Ｍ８の記憶容量に応じて（図３参
照）、ソート済みデータ列の記憶に最適な記憶装置の組
合せ、すなわち、均等化された記憶装置の組合せを選択
する。例えば、図１４に示すように、第１〜第５ソート
プロセッサＰ１〜Ｐ５に接続される第１〜第５記憶装置
Ｍ１〜Ｍ５は、第１ソートプロセッサＰ１に接続される
一方の初段補助経路Ｉ１１に共通して接続される。第６
ソートプロセッサＰ６に接続される第６記憶装置Ｍ６
は、第１ソートプロセッサＰ１に接続される他方の初段
補助経路Ｉ１２に接続される。第７ソートプロセッサＰ
７に接続される第７記憶装置Ｍ７は第２ソートプロセッ
サＰ２の２つの初段補助経路Ｉ２１、Ｉ２２に共通して
用いられ、第８ソートプロセッサＰ８に接続される第８
記憶装置Ｍ８は、第４および第５ソートプロセッサＰ
４、Ｐ５に連なる４つの初段補助経路Ｉ４１、Ｉ４２、
Ｉ５１、Ｉ５２や、最終段としての第３および第６ソー
トプロセッサＰ３、Ｐ６の出力に共通して用いられる。

【００５６】なお、１次元経路を用いたパイプラインマ
ージソート機構の設計時に予め全てのソートプロセッサ
Ｐ１〜Ｐ８に対して共通の記憶装置を割り当てれば、接
続関係変更手段は、１次元経路形成時と２進木経路形成
時とで各ソートプロセッサＰ１〜Ｐ８に対するアクセス
可能範囲を変更するだけで済む。

【００５７】［第７実施形態］図１５には、例えば図３
に示される１次元経路に沿って３以上のソート済みデー
タ列１〜Ｎをマージ処理する際に用いられる入力用デー
タ列が示される。かかるデータ列では、ソートキー１０
に、各ソート済みデータ列１〜Ｎごとに転送経路を決定
するマージ処理識別子１１が付される。いま、８つのソ
ート済みデータ列がマージ処理されるにあたって図４に
示すような２進木経路が見立てられる場合を想定する。
８つのソート済みデータ列が混合された入力用データ列
に基づいてデータがシリアルに入力されると、図３を参
照し、第２ソートプロセッサＰ２はマージ処理識別子１
１に基づいてレコードデータ列１のソートキーを順次抜
き出す。他のデータはそのまま１次元経路に沿って後段
のソートプロセッサに送り込まれる。次に、第２ソート
プロセッサＰ２がレコードデータ列２のソートキーを抜
き出すと、２進木の初段となる第２ソートプロセッサＰ
２は、レコードデータ列１および２の１対のデータ同士
を比較し、ソート規則に従って優位なデータを出力す
る。出力されたデータでは、２進木の２段目にあたる第
４ソートプロセッサＰ４を特定する識別子にマージ処理
識別子１１が書き換えられる。レコードデータ列３およ
び４に属するデータは順次第３ソートプロセッサＰ３で
抜き出されて比較される。ここで勝ち抜けたデータには
第４ソートプロセッサＰ４用のマージ処理識別子が付さ
れる。したがって、第２および第３ソートプロセッサＰ
２、Ｐ３で勝ち抜けたデータは第４ソートプロセッサＰ
４で抜き出され、比較される。こういった処理が順次続
けられ、最終的に、第８ソートプロセッサＰ８からマー
ジ済みデータが出力される。

【００５８】ただし、同一のレコードデータ列のデータ
が連続して送り込まれてきた場合には、後着のデータを
順次付属のメモリに蓄えていき、比較の対象となるレコ
ードデータ列の相手方データが到着した時点で比較が実
行される。したがって、入力用データ列では、各ソート
済みデータ列内の順番が崩されなければ、どのような順
番でデータを並べてもよい。しかも、予め図１５に示す
順番に配列された入力用データ列を格納する特別な記憶
手段を設ける必要は全くない。

【００５９】なお、以上の実施形態では、８個のソート
プロセッサを採用しているが、３個以上であれば、任意
の個数のソートプロセッサを採用することができる。

【００６０】

【発明の効果】以上のように第１発明によれば、既存の
ソートプロセッサの１次元経路に加え、２進木経路を形
成するようにしたので、既存のソートプロセッサを利用
して、ハードウェア量の増加を極力抑制しつつ、１次元
経路で得られたソート済みデータ列にマージ処理を施す
ことができる。

【００６１】また、第２発明によれば、経路選択手段に
よって１次元経路および２進木経路を切り換えることが
でき、その結果、組み込まれたソートプロセッサを最大
限活用して効率的且つ高速なマージソート処理を実行す
ることが可能となる。

【００６２】さらに、第３発明によれば、ハードウェア
的に１つのマージソート処理装置の中で、複数の１次元
経路や複数の２進木経路の形成、１次元経路および２進
木経路の混在を達成することによって、多重処理や並列
処理を可能とし、データ処理の効率化を図ることができ
る。

【００６３】さらにまた、第４発明によれば、エラー情
報の報告によって、例えばソート処理時または格納手段
から２進木経路の初段に入力されるまでの経路での伝達
時に、２進木経路の初段に入力されたソート済みデータ
列に含まれるエラーを検出したり、２進木経路を通じて
実行されたマージ処理で発生したエラーを検出したりす
ることができる。

【００６４】さらにまた、第５発明によれば、２進木経
路の初段に入力可能なソート済みデータ列数を超えるソ
ート済みデータ列を２進木経路後段の１次元経路を用い
て処理することができる。しかも、２進木経路の配線を
減少させて、回路基板上の専有面積の制限に対応するこ
とができる。また、マージソート処理装置の前段に接続
された入力手段のアクセス時間が異なる場合でも、デー
タ列を入力させる入力経路を選択することによって比較
回数やデータ取り込みタイミングの調整を行うことがで
きる。その結果、処理効率が向上する。

【００６５】さらにまた、第６発明によれば、得られた
勝ち抜け情報に基づいてデータ処理の一層の高速化を図
ることができる。例えば、２進木の初段が前段の入力手
段にアクセスする際にそれらのアクセスにプライオリテ
ィ付けを行うことができる。これらのアクセスの最適
化、効率化によってデータ処理の一層の高速化を図るこ
とができる。

【００６６】さらにまた、第７発明によれば、記憶装置
の効率的活用を通じてデータ処理の一層の高速化を図る
ことができる。

【００６７】さらにまた、第８発明によれば、マージ済
みデータ列のデータ量を圧縮することができる。しか
も、マージ処理時のデータ転送量を抑制して一層のデー
タ処理の高速化を図ることができる。

【００６８】さらにまた、第９発明によれば、別途２進
木経路を設けることなく１次元経路を用いてマージ処理
を実行することが可能となる。

【００６９】さらにまた、第１０発明によれば、各デー
タにマージ処理識別子を付することによって、簡単にデ
ータの抜き出しを実現することができる。

【００７０】さらにまた、第１１発明によれば、マージ
処理識別子を書き換えることによってマージ済みのデー
タ列を所望のソートプロセッサに送り込むことが可能と
なる。

【００７１】さらにまた、第１２発明によれば、マージ
処理識別子の書き換えによって、確実に２進木経路を形
成することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るマージソート処
理装置の全体構成を示す概略図である。

【図２】各レコードデータの構成を示す図である。

【図３】マージソート処理装置が１次元経路を形成す
る場合の処理動作を説明する図である。

【図４】マージソート処理装置が２進木経路を形成す
る場合の処理動作を説明する図である。

【図５】マージ済みデータ列の構成を示す図である。

【図６】ソート済みデータ列の構成を示す図である。

【図７】マージ済みデータ列の構成を示す図である。

【図８】本発明の第２実施形態に係るマージソート処
理装置の全体構成を示す概略図である。

【図９】複数の２段２進木経路を形成する場合の処理
動作を説明する図である。

【図１０】１次元経路および２進木経路を混在させる
場合の処理動作を説明する図である。

【図１１】本発明の第３実施形態に係るエラー検出を
説明する図である。

【図１２】本発明の第４実施形態に係るマージソート
処理装置の動作を説明する図である。

【図１３】本発明の第５実施形態に係る勝ち抜け情報
の報告を説明する図である。

【図１４】本発明の第６実施形態に係るマージソート
処理装置の動作を説明する図である。

【図１５】本発明の第７実施形態に係る入力用データ
列の構成を示す図である。

【符号の説明】

１０ソートキー、１１データ列用識別子、１３勝
ち抜きデータ数、ＥＲ１〜ＥＲ８エラーデータを報告
する報告線、Ｉ１１〜Ｉ５７２進木経路を形成する補
助経路、Ｍ１〜Ｍ８記憶装置、Ｏ３、Ｏ６出力手段
に至る出力、ＰＳ経路選択手段、Ｐ１〜Ｐ８ソート
プロセッサ、ＳＮ４〜ＳＮ８勝ち抜け情報用報告線、
Ｗ０１〜Ｗ７８１次元経路。

Claims

(57)【特許請求の範囲】

【請求項１】２つのデータを比較することによってソ
ート規則に従ったデータ列を生成する複数のソートプロ
セッサと、これら複数のソートプロセッサを１次元状に
接続する１次元経路とを備え、前段のソートプロセッサ
から出力されたデータ列同士を後段のソートプロセッサ
で比較してソート済みデータ列を生成するマージソート
処理装置において、任意の前記ソートプロセッサを２進木状に接続する２進
木経路を備え、この２進木経路の初段から前記ソート済
みデータ列を入力し、各ソートプロセッサでは、２つの
データの比較の結果、前記ソート規則に対して優位なデ
ータが出力されることによってマージ済みデータ列が出
力されることを特徴とするマージソート処理装置。
【請求項２】前記２進木経路で接続されたソートプロ
セッサには、前記１次元経路および２進木経路のいずれ
かを選択する経路選択手段が接続されることを特徴とす
る請求項１に記載のマージソート処理装置。
【請求項３】前記経路選択手段は、ソート済みデータ
列を生成する機能を完遂する１次元経路と、マージ済み
データ列を生成する機能を完遂する２進木経路との少な
くともいずれか一方を含む複数個の経路を形成し、各経
路の最終段には、各経路の出力を個別に取り出す出力手
段が接続されることを特徴とする請求項２に記載のマー
ジソート処理装置。
【請求項４】２進木経路を形成した際に、各ソート済
みデータ列およびマージ済みデータ列のいずれかを取り
込み、データ列の前データと後データとを比較すること
によって、前記ソート規則に背くエラーデータを検出す
る機能を任意の前記ソートプロセッサに担わせることを
特徴とする請求項１〜３のいずれかに記載のマージソー
ト処理装置。
【請求項５】前記２進木経路の最終段に、任意の前記
ソートプロセッサで構成された１次元経路を直列に接続
し、その任意のソートプロセッサに任意のソート済みデ
ータ列を入力することを特徴とする請求項１〜４のいず
れかに記載のマージソート処理装置。
【請求項６】前記２進木経路に組み込まれる任意の前
記ソートプロセッサに、そのソートプロセッサでの比較
の結果得られる勝ち抜け情報を出力させる報告線を接続
したことを特徴とする請求項１〜５のいずれかに記載の
マージソート処理装置。
【請求項７】前記各ソートプロセッサには、１次元経
路の段数に応じたデータ数の記憶容量を持った記憶装置
が接続され、これら記憶装置には、記憶容量に従って記
憶装置同士を組み合わせ、前記ソート済みデータ列の記
憶に最適な記憶装置を提供する接続関係変更手段が接続
されることを特徴とする請求項１〜６のいずれかに記載
のマージソート処理装置。
【請求項８】前記マージ済みデータ列では、同一のソ
ート済みデータ列から連続して勝ち抜けたデータ数が出
力されることを特徴とする請求項１〜７のいずれかに記
載のマージソート処理装置。
【請求項９】前記ソートプロセッサは、前記１次元経
路に沿ってシリアルに入力されるデータの中から処理対
象データを抜き出し、抜き出したデータに基づいてデー
タの比較を行い、その結果、前記１次元経路が前記２進
木経路に見立てられることを特徴とする請求項１〜８の
いずれかに記載のマージソート処理装置。
【請求項１０】前記処理対象データの抜き出しにあた
って、前記ソートプロセッサは、各データに付されたマ
ージ処理識別子を識別することを特徴とする請求項９に
記載のマージソート処理装置。
【請求項１１】前記マージ処理識別子は、前記比較の
結果前記ソートプロセッサから出力される度に書き換え
られることを特徴とする請求項１０に記載のマージソー
ト処理装置。
【請求項１２】前記２進木経路の前段に該当するソー
トプロセッサは、前記マージ処理識別子の書き換えにあ
たって、前記２進木経路の後段にあたるソートプロセッ
サを特定するマージ処理識別子を用いることを特徴とす
る請求項１１に記載のマージソート処理装置。