JP2001051827A - ソートプロセッサ及びソート処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 複雑な構造のデータや任意個数からなるデー
タ列も高速に並べかえることができ、かつ、ＡＳＩＣな
どの集積回路に適した、ソートプロセッサ及びそのソー
トプロセッサを複数用いたソート処理回路を提供する。 【解決手段】 比較部１は、前段のソートプロセッサの
記憶部内のデータ（入力ポート１１）のキーフィールド
と新たなデータ（入力ポート１２）のキーフィールドを
比較して、比較結果を出力する。比較部２は、記憶部４
に保存されているデータのキーフィールドと新たなデー
タのキーフィールドを比較して、比較結果を出力する。
選択部３は、比較部１，比較部２の比較結果に従い、前
段のソートプロセッサの記憶部内のデータ、新たなデー
タ、後段のソートプロセッサの記憶部内のデータ（入力
ポート１３）、記憶部４に保存されているデータのいず
れかを選択し、記憶部４に保存させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データのソート処
理を実行するソートプロセッサおよびソート処理回路に
関するものである。

【０００２】

【従来の技術】計算機システムの様々な応用分野、例え
ばデータベース処理やビジネスデータ処理、３次元コン
ピュータグラフィックス処理などでは、大量のデータを
並べかえるソート処理が必要とされる。ソート処理のソ
フトウェアアルゴリズムとしては、従来、クイックソー
ト法やマージソート法などと呼ばれる数多くのアルゴリ
ズムが考案され、実際に使用されている。しかしなが
ら、ソート処理をこのようにソフトウェアで実現した場
合、ソート処理の対象となるデータ量が多く、かつ高速
性が求められるような応用分野では、しばしば処理速度
が遅いことが問題となっている。このため、専用のハー
ドウェアを用いてソート処理を高速化しようとする試み
が発表されている。

【０００３】例えば特開平９−２９２９７５号公報に
は、マージソート法をハードウェアで実現する一例が開
示されている。この特開平９−２９２９７５号公報に示
されたソート処理装置の構成および動作を以下に簡単に
説明する。ソート処理装置は、直列接続された複数個の
ソートプロセッサから構成される。第ｊ段のソートプロ
セッサは、２の（ｊ−１）乗個のソートされたデータを
複数組受け取り、２のｊ乗個のソートされたデータに並
べかえて、次段に出力するよう構成されている。例え
ば、ソート処理装置に“８，２，１，３，５，７，６，
４，…”の順にデータが入力されると、第１段目のソー
トプロセッサは入力されたデータを２つずつ取り出し
て、これを指定の順序（例えば降順）に並べかえて次段
のソートプロセッサへ送り出す。第２段目のソートプロ
セッサに入力されるデータは“（８，２），（３，
１），（７，５），（６，４），…”となる。第２段目
のソートプロセッサでは、これらの入力データを２組ず
つソートし直す。そして、ソートの結果として、
“（８，３，２，１），（７，６，５，４），…”とい
うデータを第３段目のソートプロセッサへ送り出す。以
下同様にして、データ列全体がソートされるまで繰り返
される。ｍ個のソートプロセッサにより、２のｍ乗個の
データのソート処理が実行できる。また特開平９−２９
２９７５号公報には、比較器の入力ポートの数を増やし
てデータの入力速度を速くする方法、およびメモリアク
セス回数を低減するための方法等も示されている。

【０００４】このような構成において、それぞれのソー
トプロセッサには、未ソートで出力できないデータを蓄
えるためのメモリが接続される。このメモリは、段数が
多くなると飛躍的に必要とする容量が増大する。このた
め、各ソートプロセッサに専用に接続される大容量のメ
モリデバイスが必要となり、このような大容量のメモリ
デバイスは装置の外部に設ける必要がある。このような
大容量のメモリデバイスを必要とするソート処理装置全
体を、例えばＡＳＩＣなどの集積回路で実現することは
困難であった。

【０００５】また、ソートプロセッサは、使用される段
毎にそれぞれ専用に設計する必要があり、扱うデータ数
が増えた場合にソートプロセッサを増やして対応するに
は多くの工数を必要としていた。さらに、後段のソート
プロセッサほど広大なメモリ空間を管理する必要があ
り、メモリアドレス管理のための回路が複雑化して動作
周波数が低下するという問題があった。

【０００６】また別の方法として、特開平１０−６３４
８３号公報には、選択ソート法をハードウェアで実現す
る方法が開示されている。特開平１０−６３４８３号公
報に示されているデータ演算回路の構成と動作の概要を
以下に述べる。データ演算回路は、直列に接続される複
数個のサブモジュールから構成される。個々のサブモジ
ュールは、レジスタ、比較器、選択器から構成される。
データ演算回路にＭ個のデータが順次入力されると、そ
の中から上位ｍ個のデータを選択し、かつそれらを降順
にソートする。

【０００７】各サブモジュールは入力データとレジスタ
に保持しているデータを比較し、その比較結果と前段の
サブモジュールから入力される制御信号にしたがって、
レジスタの内容を入力データ、前段のデータ、あるいは
レジスタに保持されているデータのいずれかで更新す
る。

【０００８】このように、特開平１０−６３４８３号公
報に示されているデータ演算回路は、ソート途中のデー
タを保存するメモリが不要であり、かつ回路規模が小さ
いという特徴を持つ。しかし、選択器でデータを選択す
るための制御信号が、前段及び後段のサブモジュールか
ら入力されるため、サブモジュール間の配線などによる
遅延量が大きく、高速化を図る際に障害となるという問
題がある。

【０００９】また、上述のいずれの構成においても、複
数のデータフィールドを持つレコードデータのような複
雑な構造のデータを扱うことができないという問題があ
った。

【００１０】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、従来のようにソート処理途
中のデータを保持しておくための大容量のメモリ装置を
別個に設ける必要がなく、複雑な構造のデータや任意個
数からなるデータ列も高速に並べかえることができ、か
つ、ＡＳＩＣなどの集積回路に適した、ソートプロセッ
サ及びそのソートプロセッサを複数用いたソート処理回
路を提供することを目的とするものである。また、対応
可能なデータ数の上限を容易に変更することが可能で、
その場合でも全体の動作周波数が低下することがなく、
高速に並べ替えを行うことができるソート処理回路を提
供することも目的としている。

【００１１】

【課題を解決するための手段】本発明のソートプロセッ
サは、外部から入力される第１の制御信号に基づいてデ
ータを保持する記憶手段と、外部から入力される第１の
データと外部から入力される第２のデータの大小関係を
比較して結果を出力する第１の比較手段と、外部から入
力される前記第２のデータと前記記憶手段に保持されて
いるデータの大小関係を比較して結果を出力する第２の
比較手段と、外部から入力される第２の制御信号と前記
第１および第２の比較手段から出力される比較結果に基
づいて外部から入力される第１、第２、第３のデータあ
るいは前記記憶手段に保持されているデータのいずれか
１つを選択して前記記憶手段へ出力する選択手段を備え
ていることを特徴とするものである。

【００１２】本発明のソート処理回路は、このようなソ
ートプロセッサを複数、直列に接続する。このとき、各
ソートプロセッサの記憶手段に保持されているデータを
前段のソートプロセッサの第３のデータならびに次段の
ソートプロセッサの第１のデータとするように接続す
る。また、外部から順次入力されるデータが第２のデー
タとして与える。さらに、第１および第２の制御信号を
各ソートプロセッサに出力し、全体の入出力を制御する
制御部を設ける。これによって、各ソートプロセッサは
第２のデータとして与えられたデータをソートして順次
出力する。

【００１３】このような構成においては、各ソートプロ
セッサ間での制御信号の授受が発生しないため、ソート
プロセッサ間の配線などによる遅延量が小さく、高速に
動作させることが可能である。また、このようにソート
プロセッサ間での制御信号の授受による遅延が問題にな
らないことから、例えば半導体デバイス上に配置する場
合でも回路設計に自由度が生まれ、容易に回路設計を行
うことができる。さらに、例えばＦＰＧＡのように回路
の再構成が可能な半導体デバイス上に実装する場合で
も、ソート処理の対象となるデータの個数の最大値に合
わせてソートプロセッサの数を変更可能に構成でき、そ
の場合でも動作速度を低下させることなく動作させるこ
とが可能である。

【００１４】さらに、与えられたデータから比較の対象
となるフィールドを分離して第１、第２の比較手段に供
給する分離部を設けることができる。これによって、与
えられたデータが比較の対象とならないフィールドを有
するデータであってもソート処理を行うことが可能にな
る。

【００１５】

【発明の実施の形態】図１は、本発明のソートプロセッ
サの実施の一形態を示すブロック構成図である。図中、
１，２は比較部、３は選択部、４は記憶部、５は分離
部、１０はソートプロセッサ、１１〜１５は入力ポー
ト、１６は出力ポートである。ここでは、各部の機能の
説明として、Ｎ個のソートプロセッサ１０を備えたソー
ト処理装置において、Ｎ以下の任意個数のデータ列を昇
順にソートする場合の機能について説明する。なお、ソ
ート対象のデータは、それぞれ、ソートのキーとなるフ
ィールド（以降キーフィールドと呼ぶ）とそれ以外のフ
ィールドから構成されているものとする。

【００１６】図１に示すソートプロセッサ１０は、比較
部１と、比較部２と、選択部３と、記憶部４と、分離部
５から構成されている。また、ソートプロセッサ１０
は、入力ポート１１〜１５および出力ポート１６を備え
ている。

【００１７】比較部１は、入力ポート１１および入力ポ
ート１２に入力されるデータのキーフィールドの大小関
係を比較し、比較結果を１ビットのデータとして選択部
３へ出力する。入力ポート１１に入力されるデータのキ
ーフィールドをｓｍａｌｌ、入力ポート１２に入力され
るデータのキーフィールドをｎｅｗとすると、ｎｅｗ＜
ｓｍａｌｌのとき比較結果には真（あるいは１）を、ｎ
ｅｗ≧ｓｍａｌｌのとき比較結果には偽（あるいは０）
を出力する。

【００１８】比較部２は、入力ポート１２に入力される
データのキーフィールドと記憶部４に保持されているデ
ータのキーフィールドの大小関係を比較し、比較結果を
１ビットのデータとして選択部３へ出力する。入力ポー
ト１２に入力されるデータのキーフィールドをｎｅｗ、
記憶部４に保持されているデータのキーフィールドをｒ
ｅｇとすると、ｎｅｗ＜ｒｅｇのとき比較結果には真
（あるいは１）を、ｎｅｗ≧ｒｅｇのとき比較結果には
偽（あるいは０）を出力する。

【００１９】選択部３は、比較部１および比較部２の比
較結果と入力ポート１４に入力される制御信号ｏｕｔｆ
ｌａｇの値に応じて、入力ポート１１〜１３に入力され
るデータあるいは記憶部４に保持されているデータのい
ずれか１つを選択して記憶部４へ出力する。制御信号ｏ
ｕｔｆｌａｇがアクティブ（あるいは１）のときは、入
力ポート１３に入力されるデータを選択して出力する。
制御信号ｏｕｔｆｌａｇがアクティブでない（あるいは
０の）ときは、比較部１および比較部２の比較結果によ
って、出力されるデータが選択される。比較部１の比較
結果が真（あるいは１）のときは、入力ポート１１に入
力されるデータを選択して出力する。比較部２の出力結
果が偽（あるいは０）のときは、記憶部４に保持されて
いるデータを選択して出力する。比較部１の比較結果が
偽（あるいは０）でかつ比較部２の出力結果が真（ある
いは１）のときは、入力ポート１２に入力されるデータ
を選択して出力する。

【００２０】記憶部４は、入力ポート１５に入力される
制御信号ｌｏａｄにしたがって、選択部３から供給され
るデータを保持し、保持しているデータを出力ポート１
６および分離部５へ出力する。制御信号ｌｏａｄがアク
ティブ（あるいは１）のとき、記憶部４に保持されてい
るデータは選択部３から入力されるデータで上書き更新
される。制御信号ｌｏａｄがアクティブでない（あるい
は０の）ときは、例え選択部３の出力が変化していても
データの更新は行われない。なお、記憶部４には、キー
フィールドとキーフィールド以外のフィールドを含む１
レコードのデータが保持される。

【００２１】分離部５は、入力ポート１１〜１３に入力
されたデータ及び記憶部４から出力されたデータをその
まま選択部３へ供給するとともに、入力ポート１１及び
入力ポート１２に入力されたデータのキーフィールドを
分離して比較部１に供給し、また入力ポート１２に入力
されたデータ及び記憶部４から出力されたデータのキー
フィールドを分離して比較部２に供給する。キーフィー
ルドの分離は、例えば固定フォーマットであれば結線の
みによって実現することができる。また、入力されるデ
ータに応じてキーフィールドを指示可能に構成すること
もできる。

【００２２】図２は、本発明のソート処理回路の実施の
一形態を示すブロック図である。図中、１０（０）〜１
０（Ｎ−１）はソートプロセッサ、２０はソート処理回
路、２１は制御部、３１，３４，３７は入力ポート、３
２，３３，３５，３６は出力ポート、３８，３９は共通
配線である。なお、ソートプロセッサ１０（０）〜１０
（Ｎ−１）は例えば図１に示したソートプロセッサであ
る。ここでは、Ｎ個のソートプロセッサ１０（０）〜１
０（Ｎ−１）を備え、Ｎ個以下の任意個数のデータ列を
昇順にソート可能なソート処理装置について示してい
る。

【００２３】図２に示すソート処理回路２０は、Ｎ個の
ソートプロセッサ１０（０）〜１０（Ｎ−１）と、制御
部２１から構成されている。また、ソート処理回路２０
は、入力ポート３１、３４、３７と、出力ポート３２、
３３、３５、３６を備えている。入力ポート３１は全て
のソートプロセッサ１０（０）〜１０（Ｎ−１）の入力
ポート１２に接続されている。出力ポート３２は第０段
のソートプロセッサ１０（０）の出力ポート１６に接続
されている。図２では、出力ポート３２と第０段のソー
トプロセッサ１０（０）の出力ポート１６を接続する配
線をｗｌ（０）と示している。入力ポート３４、３７お
よび出力ポート３３、３５、３６は制御部２１に接続さ
れている。また、各ソートプロセッサの入力ポート１４
および１５は、それぞれ共通配線３８および３９によっ
て制御部２１へ接続されている。

【００２４】第ｊ段目のソートプロセッサ１０（ｊ）の
出力ポート１６は、第（ｊ−１）段目のソートプロセッ
サ１０（ｊ−１）の入力ポート１３および第（ｊ＋１）
段目のソートプロセッサ１０（ｊ＋１）の入力ポート１
１に接続される。この配線をｗｌ（ｊ）およびｗｓ（ｊ
＋１）として示している。ただし、第０段目のソートプ
ロセッサ１０（０）の出力ポート１６は、ソート処理回
路２０の出力ポート３２と第１段目のソートプロセッサ
１０（１）の入力ポート１１に接続される。また第（Ｎ
−１）段目のソートプロセッサ１０（Ｎ−１）の出力ポ
ート１６は、第（Ｎ−２）段目のソートプロセッサ１０
（Ｎ−２）の入力ポート１１にのみ接続される。また、
第０段目のソートプロセッサ１０（０）の入力ポート１
１は接地（すなわち全ビットに０が入力）されている。
第（Ｎ−１）段目のソートプロセッサ１０（Ｎ−１）の
入力ポート１３は電源に接続（すなわち全ビットに１が
入力）されている。

【００２５】制御部２１は、ソート処理回路２０全体の
入出力および動作を制御する。電源投入時などのハード
ウェアリセットあるいはソフトウェアリセット時、制御
部２１はＮサイクル以上の間、共通配線３８，３９を介
してすべてのソートプロセッサ１０（０）〜１０（Ｎ−
１）の入力ポート１４，１５に入力される制御信号ｏｕ
ｔｆｌａｇおよび制御信号ｌｏａｄをアクティブに保
つ。これによって、すべてのソートプロセッサ１０
（０）〜１０（Ｎ−１）の記憶部４に全ビットが１のデ
ータをセットすることで初期化する。

【００２６】また、出力ポート３３（ｉｎｐｕｔｒｄ
ｙ）をアクティブにし、出力ポート３６（ｏｕｔｐｕｔ
ｒｄｙ）を非アクティブにする。この状態でソート対象
のデータ列が入力されるまで待つ。データ列の入力は入
力ポート３４（ｐｕｓｈ）がアクティブになることによ
って制御部２１に通知される。これを検出すると制御部
２１は出力ポート３３（ｉｎｐｕｔｒｄｙ）を非アクテ
ィブにする。

【００２７】データ列が入力されている間、制御部２１
は、入力されたデータの数を内部のカウンタを用いて数
えておく。カウンタの値は出力ポート３５（ｎｕｍ）に
出力される。またデータ列が入力されている間、制御部
２１は共通配線３９を介してすべてのソートプロセッサ
１０（０）〜１０（Ｎ−１）の入力ポート１５に入力さ
れる制御信号ｌｏａｄをアクティブに保つ。

【００２８】データ列入力の終了は、入力ポート３４
（ｐｕｓｈ）がアクティブでなくなったことで検出され
る。制御部２１は出力ポート３６（ｏｕｔｐｕｔｒｄ
ｙ）をアクティブにし、ソート済みのデータを出力可能
なことを外部に知らせる。入力ポート３７がアクティブ
になったことを検知すると、共通配線３８を介してすべ
てのソートプロセッサ１０（０）〜１０（Ｎ−１）の入
力ポート１４に入力される制御信号ｏｕｔｆｌａｇをア
クティブにする。これによって、１サイクルに１データ
ずつ出力ポート３２からソート結果が出力される。

【００２９】以下、本発明のソート処理回路２０の動作
の一例について、図２とともに図１を用いて、その概要
を説明する。電源投入時などのハードウェアリセットあ
るいはソフトウェアリセット時、制御部２１はＮサイク
ル以上の間、共通配線３８，３９を介してすべてのソー
トプロセッサ１０（０）〜１０（Ｎ−１）の入力ポート
１４，１５に入力される制御信号ｏｕｔｆｌａｇおよび
制御信号ｌｏａｄをアクティブに保つ。上述のようにソ
ートプロセッサの入力ポート１４に入力される制御信号
ｏｕｔｆｌａｇがアクティブになると、選択部３は入力
ポート１３に入力されるデータを選択して記憶部４に出
力する。また入力ポート１５に入力される制御信号ｌｏ
ａｄがアクティブであるため、選択部３から出力された
データが記憶部４に保存される。これによって、ソート
プロセッサ１０（Ｎ−１）では、入力ポート１３から入
力される、すべてのビットが１のデータを記憶部３が選
択して、記憶部４に保存する。例えば第ｊ段目のソート
プロセッサ１０（ｊ）の選択部３は、入力ポート１３か
ら入力されるソートプロセッサ１０（ｊ＋１）からのデ
ータを選択し、内部の記憶部４に格納する。このような
動作が連鎖的に実行され、Ｎサイクルにより、ソートプ
ロセッサ１０（Ｎ−１）の入力ポート１３に入力されて
いるデータ、すなわち、全ビットが１のデータがすべて
のソートプロセッサ１０（０）〜１０（Ｎ−１）の記憶
部４にセットされ、初期化される。

【００３０】このようなソートプロセッサ１０（０）〜
１０（Ｎ−１）の初期化後、制御部２１は出力ポート３
３（ｉｎｐｕｔｒｄｙ）をアクティブにし、出力ポート
３６（ｏｕｔｐｕｔｒｄｙ）を非アクティブにする。こ
の状態でソート対象のデータ列が入力されるまで待つ。
データ列の入力は、外部より入力ポート３４（ｐｕｓ
ｈ）をアクティブにすることによって制御部２１に通知
される。制御部２１は、これを検出すると、出力ポート
３３（ｉｎｐｕｔｒｄｙ）を非アクティブにする。

【００３１】データ列は、入力ポート３４（ｐｕｓｈ）
がアクティブの間、入力ポート３１（ｕｎｓｏｒｔｅ
ｄ）から順次入力される。入力ポート３１には、最大Ｎ
個のデータ列を発生する演算回路あるいはメモリ等か
ら、直接あるいはバス等を経由して一連のデータが１つ
ずつ入力される。制御部２１は、入力されたデータの数
を内部のカウンタを用いて数えておく。カウンタの値は
出力ポート３５（ｎｕｍ）に出力される。

【００３２】１つのデータが入力されると、それぞれの
ソートプロセッサ１０（０）〜１０（Ｎ−１）では、現
在、記憶部４に保持されているデータのキーフィールド
と、新しく入力されたデータのキーフィールドを比較部
２で比較する。また、新しく入力されたデータのキーフ
ィールドと、前段のソートプロセッサに保持されている
データのキーフィールドを比較部１で比較する。そし
て、比較部１及び比較部２による比較結果に従い、選択
部３は、前段のソートプロセッサに保持されているデー
タ、新しく入力されたデータ、あるいは記憶部４に保持
されているデータのいずれかを選択して記憶部４に出力
する。

【００３３】すなわち、入力ポート３１に入力されたデ
ータのキーフィールドが、前段のソートプロセッサの記
憶部４に保持されているデータのキーフィールドよりも
小さければ、前段のソートプロセッサに保持されている
データで自身の記憶部４を更新する。入力ポート３１に
入力されたデータのキーフィールドが前段のソートプロ
セッサの記憶部４に保持されているデータのキーフィー
ルド以上であり、かつ、自身の記憶部４に保持されてい
るデータのキーフィールドよりも小さい場合には、入力
ポート３１に入力されたデータで自身の記憶部４を更新
する。入力ポート３１に入力されたデータのキーフィー
ルドが、自身の記憶部４に保持されているデータのキー
フィールドよりも大きければ、自身の記憶部４に保持さ
れているデータを再び保持する。簡単に言うと、入力ポ
ート３１に入力されたデータのキーフィールド、前段の
ソートプロセッサの記憶部４に保持されているデータの
キーフィールド、自身の記憶部４に保持されているデー
タのキーフィールドの３つを大きさ順に並べた場合に、
真ん中に来るキーフィールドを有するデータを選択部３
で選択するのである。

【００３４】データ列が入力されている間、制御部２１
はすべてのソートプロセッサ１０（０）〜１０（Ｎ−
１）の入力ポート１５に入力される制御信号ｌｏａｄを
アクティブに保つ。これにより、選択部３が出力したデ
ータは記憶部４に保持され、データの更新が行われる。

【００３５】このようにして、データが入力されるごと
に、それぞれのソートプロセッサ１０（０）〜１０（Ｎ
−１）における比較及びデータの更新が行われる。最大
Ｎ個のデータ列の入力が終了すると、外部より制御信号
ｐｕｓｈを非アクティブにする。制御部２１は、入力ポ
ート３４から入力される制御信号ｐｕｓｈがアクティブ
でなくなったことを検出し、データ列の入力終了と判定
する。この時点で、データ列は第０段目のソートプロセ
ッサ１０（０）から昇順にソートされて、１つのソート
プロセッサに１データずつ保持されている状態となる。

【００３６】制御部２１は、制御信号ｏｕｔｐｕｔｒｄ
ｙをアクティブにして出力ポート３６から出力し、ソー
ト済みのデータが出力可能なことを、後段の演算回路等
の外部の装置に知らせる。これを受け、ソート済のデー
タを取り出す際には、入力ポート３７に入力する制御信
号ｐｏｐをアクティブにする。制御部２１は、入力ポー
ト３７から入力される制御信号ｐｏｐがアクティブにセ
ットされたことを検出すると、ソートされたデータの出
力処理を開始する。

【００３７】制御部２１は、制御信号ｐｏｐがアクティ
ブである間、制御信号ｌｏａｄおよび制御信号ｏｕｔｆ
ｌａｇをともにアクティブに保つ。するとそれぞれのソ
ートプロセッサは、次段の記憶部４に保持されているデ
ータで自身の記憶部４を更新する処理を、それぞれ並列
に実行する。すなわち、入力ポート１４から入力される
制御信号ｏｕｔｆｌａｇがアクティブであるので、選択
部３は入力ポート１３から入力される次段のソートプロ
セッサからのデータを選択して出力する。また、入力ポ
ート１５から入力される制御信号ｌｏａｄがアクティブ
であるため、選択部３で選択した、次段のソートプロセ
ッサからのデータを記憶部４に保存する。これによっ
て、各ソートプロセッサの記憶部４に保存されているデ
ータは、順次、前段のソートプロセッサに送られる。こ
のようにして、各ソートプロセッサ１０（０）〜１０
（Ｎ−１）に格納されている昇順にソートされたデータ
が、次々と第０段のソートプロセッサ１０（０）から出
力ポート３２（ｓｏｒｔｅｄ）を介して出力される。

【００３８】また、このソートされたデータを出力する
際に、ソートプロセッサ１０（Ｎ−１）の側からすべて
のビットが１のデータが順次前段のソートプロセッサに
送られてゆく。そのため、ソートされたデータを出力し
た後は、すべてのソートプロセッサの記憶部４にすべて
のビットが１のデータが保存され、初期化された状態と
なる。制御部２１は、制御信号ｉｎｐｕｔｒｄｙをアク
ティブにして出力ポート３３から外部に出力し、次のデ
ータ列が入力されるのを待つ。

【００３９】次に、上述したようなソート処理回路の動
作を、具体例を用いて詳細に説明する。図３は、本発明
のソート処理回路の実施の一形態に対して、４個のデー
タが入力された場合の動作の具体例を示すタイミングチ
ャート、図４、図５は、同じく各サイクルにおけるソー
トプロセッサの記憶部に保持されるデータの変化を示す
模式図である。ここでは、４個のデータ（キーフィール
ドの値が１０，２，７，５のデータ）からなるデータ列
がソート処理回路へ入力されて、ソートされ、出力され
る場合の動作を示している。なお図３において、斜線を
施した箇所は無効なデータを示している。また、サイク
ルｃ１の直前までに初期化が終了し、すべてのソートプ
ロセッサの記憶部４にすべてのビットが１のデータ（図
４、図５では“∞”で示している）が格納されているも
のとする。さらに図４、図５では、４個のデータをソー
トするために最低限必要となる４つのソートプロセッサ
のみを示しており、以下の説明でも４つのソートプロセ
ッサのみを用いるものとして説明する。しかし、５つ以
上のソートプロセッサを有していても同様の動作によっ
て４個のデータのソートを行うことができる。

【００４０】まず、ソート処理回路がデータの入力可能
な状態であることを示すため、制御部２１は制御信号ｉ
ｎｐｕｔｒｄｙをアクティブにして出力ポート３３から
出力する。外部では、この制御信号ｉｎｐｕｔｒｄｙが
アクティブになったことを検出して、ソート処理回路が
ソート処理可能であることを知る。データの入力を開始
する場合には、外部より制御信号ｐｕｓｈをアクティブ
にする。

【００４１】この例ではサイクルｃ１において、入力ポ
ート３４から入力される制御信号ｐｕｓｈがアクティブ
に変化して、データ列の入力が開始される。サイクルｃ
１からｃ４にかけて、制御信号ｐｕｓｈがアクティブに
なるとともに入力端子３１（ｕｎｓｏｒｔｅｄ）にデー
タ列が１つずつ入力される。この例では、サイクルｃ１
でキーフィールドの値が“１０”のデータが、サイクル
ｃ２でキーフィールドの値が“２”のデータが、サイク
ルｃ３でキーフィールドの値が“７”のデータが、サイ
クルｃ４でキーフィールドの値が“５”のデータが、そ
れぞれ入力される。

【００４２】サイクルｃ２で制御部２１は、入力ポート
３４から入力される制御信号ｐｕｓｈがアクティブにな
ったことを検出し、制御信号ｌｏａｄをアクティブにす
るとともに制御信号ｉｎｐｕｔｒｄｙを非アクティブに
し、共通配線３８，３９を介してそれぞれのソートプロ
セッサ１０（０）〜１０（３）の入力ポート１４，１５
に入力する。

【００４３】各ソートプロセッサ１０（０）〜１０
（３）の入力ポート１５に入力されている制御信号ｌｏ
ａｄがアクティブに変化したことを検出して記憶部４の
更新を行う。このとき、ソートプロセッサ１０（０）で
は、入力ポート１１にはすべてのビットが０のデータが
入力されているので、この値の方が新たに入力されたデ
ータのキーフィールドの値（“１０”）より小さく、比
較部１は偽の判定を行う。また、記憶部４にはすべての
ビットが１のデータが保存されているので、この値の方
が新たに入力されたデータのキーフィールドの値（“１
０”）より大きく、比較部２は真の判定を行う。この２
つの比較結果から、選択部３は入力ポート１２から入力
された新たなデータを選択し、記憶部４はこれを保存す
る。また、ソートプロセッサ１０（１）〜１０（３）で
は、入力ポート１１には前段のソートプロセッサからす
べてのビットが１のデータが入力されているので、この
値の方が新たに入力されたデータのキーフィールドの値
（“１０”）より大きく、比較部１は真の判定を行う。
そのため選択部３は前段のソートプロセッサに保存され
ていたデータを選択して記憶部４に保存することにな
る。しかし、データそのものはすべてのビットが１のデ
ータであり、変化はない。

【００４４】このように、サイクルｃ２で記憶部４が保
存するデータが変化するのは、第０段目のソートプロセ
ッサ１０（０）のみである。ソートプロセッサ１０
（０）の記憶部４には、入力ポート３１（ｕｎｓｏｒｔ
ｅｄ）に入力された新たなデータ（キーフィールドの値
が“１０”のデータ）が新たにセットされる。このた
め、ソート処理回路の出力ポート３２（ｓｏｒｔｅｄ）
にもキーフィールドの値が“１０”のデータが現れる
が、この段階ではまだ出力ポート３６から出力される制
御信号ｏｕｔｐｕｔｒｄｙがアクティブになっていない
ために、この値を外部で利用することはできない。

【００４５】サイクルｃ３では、入力ポート３１（ｕｎ
ｓｏｒｔｅｄ）に入力された新たなデータ（キーフィー
ルドの値が“２”のデータ）についての各ソートプロセ
ッサ１０（０）〜１０（３）の処理が行われる。ソート
プロセッサ１０（０）では、入力ポート１１にはすべて
のビットが０のデータが入力されているので、この値は
新たに入力されたデータのキーフィールドの値
（“２”）より小さく、比較部１は偽の判定を行う。ま
た、記憶部４にはキーフィールドの値が“１０”のデー
タが保存されているので、この値は新たに入力されたデ
ータのキーフィールドの値（“２”）より大きく、比較
部２は真の判定を行う。この２つの比較結果から、選択
部３は入力ポート１２から入力された新たなデータを選
択し、記憶部４はこれを保存する。

【００４６】また、ソートプロセッサ１０（１）では、
入力ポート１１にはソートプロセッサ１０（０）の記憶
部４が保持していたキーフィールドの値が“１０”のデ
ータが入力されており、この値は新たに入力されたデー
タのキーフィールドの値（“２”）より大きく、比較部
１は真の判定を行う。これにより選択部３は、入力ポー
ト１１から入力された、ソートプロセッサ１０（０）の
記憶部４に保存されていたデータを選択し、記憶部４は
これを保存する。

【００４７】さらに、ソートプロセッサ１０（２），１
０（３）では、入力ポート１１には前段のソートプロセ
ッサからすべてのビットが１のデータが入力されている
ので、この値は新たに入力されたデータのキーフィール
ドの値（“２”）より大きく、比較部１は真の判定を行
う。そのため選択部３は前段のソートプロセッサに保存
されていたデータを選択して記憶部４に保存することに
なる。しかし、データそのものはすべてのビットが１の
データであり、変化はない。

【００４８】このようにして、サイクルｃ３での各ソー
トプロセッサの処理の結果、ソートプロセッサ１０
（０）の記憶部４には入力ポート３１（ｕｎｓｏｒｔｅ
ｄ）に入力された新たなデータ（キーフィールドの値が
“２”のデータ）がセットされ、ソートプロセッサ１０
（１）の記憶部４には、ソートプロセッサ１０（０）の
記憶部４に保持されていたデータ（キーフィールドの値
が“１０”のデータ）がセットされる。出力ポート３２
（ｓｏｒｔｅｄ）にはキーフィールドの値が“２”のデ
ータが現れる。

【００４９】サイクルｃ４では、入力ポート３１（ｕｎ
ｓｏｒｔｅｄ）に入力された新たなデータ（キーフィー
ルドの値が“７”のデータ）についての各ソートプロセ
ッサ１０（０）〜１０（３）の処理が行われる。ソート
プロセッサ１０（０）では、記憶部４にキーフィールド
の値が“２”のデータが保存されているので、この値は
新たに入力されたデータのキーフィールドの値
（“７”）より小さく、比較部２は偽の判定を行う。そ
のため、選択部３は記憶部４に保存されていたデータを
選択し、記憶部４はこれを保存する。すなわち、データ
は変更されない。

【００５０】ソートプロセッサ１０（１）では、入力ポ
ート１１にはソートプロセッサ１０（０）の記憶部４に
保存されていたデータ入力されており、そのキーフィー
ルドの値は“２”である。この値は新たに入力されたデ
ータのキーフィールドの値（“７”）より小さく、比較
部１は偽の判定を行う。また、ソートプロセッサ１０
（１）の記憶部４にはキーフィールドの値が“１０”の
データが保存されているので、この値は新たに入力され
たデータのキーフィールドの値（“７”）より大きく、
比較部２は真の判定を行う。この２つの比較結果から、
選択部３は入力ポート１２から入力された新たなデータ
を選択し、記憶部４はこれを保存する。

【００５１】ソートプロセッサ１０（２）では、入力ポ
ート１１にはソートプロセッサ１０（１）の記憶部４が
保持していた、キーフィールドの値が“１０”のデータ
が入力されている。この値は新たに入力されたデータの
キーフィールドの値（“７”）より大きく、比較部１は
真の判定を行う。これにより選択部３は、入力ポート１
１から入力された、ソートプロセッサ１０（１）の記憶
部４に保存されていたデータを選択し、記憶部４はこれ
を保存する。

【００５２】さらに、ソートプロセッサ１０（３）で
は、入力ポート１１にはソートプロセッサ１０（２）か
らすべてのビットが１のデータが入力されているので、
この値は新たに入力されたデータのキーフィールドの値
（“７”）より大きく、比較部１は真の判定を行う。そ
のため選択部３は、ソートプロセッサ１０（２）に保存
されていたデータを選択して記憶部４に保存することに
なる。しかし、データそのものはすべてのビットが１の
データであり、変化はない。

【００５３】このようにして、サイクルｃ４での各ソー
トプロセッサの処理の結果、ソートプロセッサ１０
（１）の記憶部４には入力ポート３１（ｕｎｓｏｒｔｅ
ｄ）に入力された新たなデータ（キーフィールドの値が
“７”のデータ）がセットされ、ソートプロセッサ１０
（２）の記憶部４には、ソートプロセッサ１０（１）の
記憶部４に保持されていたデータ（キーフィールドの値
が“１０”のデータ）がセットされる。なお、ソートプ
ロセッサ１０（０）の記憶部４のデータは変更されず、
出力ポート３２（ｓｏｒｔｅｄ）にはキーフィールドの
値が“２”のデータが現れる。

【００５４】サイクルｃ５では、入力ポート３１（ｕｎ
ｓｏｒｔｅｄ）に入力された新たなデータ（キーフィー
ルドの値が“５”のデータ）についての各ソートプロセ
ッサ１０（０）〜１０（３）の処理が行われる。ソート
プロセッサ１０（０）では、記憶部４にキーフィールド
の値が“２”のデータが保存されているので、この値は
新たに入力されたデータのキーフィールドの値
（“５”）より小さく、比較部２は偽の判定を行う。そ
のため、選択部３は記憶部４に保存されていたデータを
選択し、記憶部４はこれを保存する。すなわち、データ
は変更されない。

【００５５】ソートプロセッサ１０（１）では、入力ポ
ート１１にはソートプロセッサ１０（０）の記憶部４に
保存されていたデータ入力されており、そのキーフィー
ルドの値は“２”である。この値は新たに入力されたデ
ータのキーフィールドの値（“５”）より小さく、比較
部１は偽の判定を行う。また、ソートプロセッサ１０
（１）の記憶部４にはキーフィールドの値が“７”のデ
ータが保存されているので、この値は新たに入力された
データのキーフィールドの値（“５”）より大きく、比
較部２は真の判定を行う。この２つの比較結果から、選
択部３は入力ポート１２から入力された新たなデータ
（キーフィールドの値が“５”のデータ）を選択し、記
憶部４はこれを保存する。

【００５６】ソートプロセッサ１０（２）では、入力ポ
ート１１にはソートプロセッサ１０（１）の記憶部４が
保持していた、キーフィールドの値が“７”のデータが
入力されている。この値は新たに入力されたデータのキ
ーフィールドの値（“５”）より大きく、比較部１は真
の判定を行う。これにより選択部３は、入力ポート１１
から入力された、ソートプロセッサ１０（１）の記憶部
４に保存されていたデータ（キーフィールドの値が
“７”のデータ）を選択し、記憶部４はこれを保存す
る。

【００５７】さらに、ソートプロセッサ１０（３）で
は、入力ポート１１にはソートプロセッサ１０（２）の
記憶部４が保持していた、キーフィールドの値が“１
０”のデータが入力されている。この値は新たに入力さ
れたデータのキーフィールドの値（“５”）より大き
く、比較部１は真の判定を行う。そのため選択部３は、
ソートプロセッサ１０（２）に保存されていたデータ
（キーフィールドの値が“１０”のデータ）を選択して
記憶部４に保存することになる。

【００５８】このようにして、サイクルｃ５での各ソー
トプロセッサの処理の結果、ソートプロセッサ１０
（１）の記憶部４には入力ポート３１（ｕｎｓｏｒｔｅ
ｄ）に入力された新たなデータ（キーフィールドの値が
“５”のデータ）がセットされる。また、ソートプロセ
ッサ１０（２）の記憶部４には、ソートプロセッサ１０
（１）の記憶部４に保持されていたデータ（キーフィー
ルドの値が“７”のデータ）がセットされ、ソートプロ
セッサ１０（３）の記憶部４には、ソートプロセッサ１
０（２）の記憶部４に保持されていたデータ（キーフィ
ールドの値が“１０”のデータ）がセットされる。な
お、ソートプロセッサ１０（０）の記憶部４のデータは
変更されず、出力ポート３２（ｓｏｒｔｅｄ）にはキー
フィールドの値が“２”のデータが現れる。

【００５９】以上のようにして、４つのデータが入力さ
れ、それぞれのデータについて各ソートプロセッサ１０
（０）〜１０（３）における処理を行った。これによっ
て、各ソートプロセッサ１０（０）〜１０（３）の記憶
部４には、順に、キーフィールドの値が“２”，
“５”，“７”，“１０”のデータが保存される。これ
は、キーフィールドによって昇順にソートした結果であ
る。以降、この順でデータを出力する。

【００６０】ソートすべきデータが終了すると、外部よ
り入力ポート３４への信号を非アクティブにする。サイ
クルｃ６において、制御部２１は、入力ポート３４から
制御信号ｐｕｓｈが非アクティブに変化したことを検出
すると、制御信号ｌｏａｄを非アクティブにするととも
に出力ポート３６（ｏｕｔｐｕｔｒｄｙ）をアクティブ
にする。制御信号ｐｕｓｈは共通配線３９を介して各ソ
ートプロセッサ１０（０）〜１０（３）の入力ポート１
５に通知され、各ソートプロセッサ１０（０）〜１０
（３）の記憶部４に対する更新は行われなくなり、ソー
トされたデータがそのまま保持された状態となる。ま
た、出力ポート３６（ｏｕｔｐｕｔｒｄｙ）をアクティ
ブにすることで、外部に対してソート結果を出力可能で
あることを通知する。この状態で、外部からの読み出し
要求を待つ。このとき出力ポート３５（ｎｕｍ）には、
現在ソート処理回路内に保持されているソート済みのデ
ータの個数（図３の例では４）が出力されている。

【００６１】サイクルｃ７で外部の演算回路等から、入
力ポート３７（ｐｏｐ）がアクティブにセットされる
と、サイクルｃ８においてこれを制御部２１が検出し、
出力処理が開始される。制御部２１は、入力ポート３７
（ｐｏｐ）がアクティブである間、制御信号ｌｏａｄお
よび制御信号ｏｕｔｆｌａｇをともにアクティブに保
つ。この制御信号は共通配線３９，３８を介して各ソー
トプロセッサ１０（０）〜１０（３）の入力ポート１
５，１４に通知される。

【００６２】するとソートプロセッサ１０（０）〜
（３）は、次段のソートプロセッサの記憶部に保持され
ているデータで自身の記憶部を更新する処理をそれぞれ
並列に実行する。すなわち、ソートプロセッサ１０
（０）はソートプロセッサ１０（１）の記憶部４に保存
されていたデータ（キーフィールドの値が“５”のデー
タ）を選択して記憶部４に保存する。同様に、ソートプ
ロセッサ１０（１）はソートプロセッサ１０（２）の記
憶部４に保存されていたデータ（キーフィールドの値が
“７”のデータ）を選択して記憶部４に保存し、ソート
プロセッサ１０（２）はソートプロセッサ１０（３）の
記憶部４に保存されていたデータ（キーフィールドの値
が“１０”のデータ）を選択して記憶部４に保存する。
また、ソートプロセッサ１０（３）は、入力ポート１３
に入力されている、すべてのビットが１のデータを選択
して記憶部４に保存する。このような各ソートプロセッ
サ１０（０）〜（３）の処理によって、各データは前段
のソートプロセッサに移動し、出力ポート３２（ｓｏｒ
ｔｅｄ）にはキーフィールドの値が“５”のデータが出
力される。

【００６３】同様の動作がサイクルｃ９、ｃ１０におい
ても行われる。サイクルｃ９では、各ソートプロセッサ
１０（０）〜（３）の記憶部４にそれぞれ保存されてい
たデータが前段のソートプロセッサの記憶部４に移動
し、出力ポート３２（ｓｏｒｔｅｄ）にはキーフィール
ドの値が“７”のデータが出力される。さらにサイクル
ｃ１０では、各ソートプロセッサ１０（０）〜（３）の
記憶部４にそれぞれ保存されていたデータが前段のソー
トプロセッサの記憶部４に移動し、出力ポート３２（ｓ
ｏｒｔｅｄ）にはキーフィールドの値が“１０”のデー
タが出力される。このようにして、ソートされた４つの
データが、サイクルｃ７〜ｃ１０において順に出力ポー
ト３２（ｓｏｒｔｅｄ）に出力されることになる。

【００６４】次のサイクルｃ１１でも、各ソートプロセ
ッサ１０（０）〜（３）の記憶部４にそれぞれ保存され
ていたデータが前段のソートプロセッサの記憶部４に移
動し、すべてのソートプロセッサ１０（０）〜（３）の
記憶部４には、再びすべてのビットが１のデータが保持
された状態となる。制御部２１は、出力ポート３３（ｉ
ｎｐｕｔｒｄｙ）をアクティブにして、次のソートすべ
きデータ列が入力されるのを待つ。

【００６５】以上のようにして、入力されたデータのキ
ーフィールドの値によってソートを行い、ソートされた
データを出力するまでの一連の処理について、具体例を
用いて説明した。図４，図５ではソートするデータ数に
合わせて４つのソートプロセッサのみを示したが、ソー
トプロセッサの数は、データ数以上であればよい。デー
タ数より多い分のソートプロセッサの記憶部４には、図
４，図５の表記で“∞”が保存されたままとなるのみで
ある。また、データ数よりもソートプロセッサの数が少
ない場合には、複数のデータから、キーフィールドの値
が小さい方からソートプロセッサの数だけのデータが取
り出される。このような使い方もある。

【００６６】なお、上述の説明では昇順にソートするソ
ート処理装置に関して説明を行ったが、以下のように変
更を施すことで降順にソートするソート処理装置を構成
することができる。図６は、本発明のソートプロセッサ
の別の実施の形態を示すブロック構成図である。図中の
符号は図１と同様である。図６に示した構成では、比較
部１には入力ポート１２および１３に入力されたデータ
のうちのキーフィールドの値が入力されるように構成し
ている。そして比較部１では、入力ポート１２に入力さ
れるデータのキーフィールドをｎｅｗ、入力ポート１１
に入力されるデータのキーフィールドをｌａｒｇｅとす
ると、ｎｅｗ＞ｌａｒｇｅならば比較結果には真（ある
いは１）を、ｎｅｗ≦ｌａｒｇｅならば比較結果には偽
（あるいは０）を出力する。

【００６７】比較部２では、入力されるデータ（キーフ
ィールド）は同じである。比較結果は、入力ポート１２
に入力されるデータのキーフィールドをｎｅｗ、記憶部
４に保持されているデータのキーフィールドをｒｅｇと
すると、ｎｅｗ＞ｒｅｇのとき比較結果には真（あるい
は１）を、ｎｅｗ≦ｒｅｇのとき比較結果には偽（ある
いは０）を出力する。

【００６８】選択部３では、入力ポート１４から入力さ
れる制御信号ｏｕｔｆｌａｇがアクティブ（あるいは
１）のときは、入力ポート１１に入力されるデータを選
択して出力する。また、制御信号ｏｕｔｆｌａｇがアク
ティブでない（あるいは０の）ときは、比較部１および
比較部２の比較結果に従う。比較部１の比較結果が真
（あるいは１）のときは、入力ポート１３に入力される
データを選択して出力し、比較部２の出力結果が偽（あ
るいは０）のときは、記憶部４に保持されているデータ
を選択して出力し、比較部１の比較結果が偽（あるいは
０）でかつ比較部２の出力結果が真（あるいは１）のと
きは、入力ポート１２に入力されるデータを選択して出
力する。

【００６９】図７は、本発明のソート処理回路の別の実
施の形態を示すブロック図である。図中の符号は図２と
同様である。この例において、各ソートプロセッサ１０
（０）〜（Ｎ−１）は図６に示す構成のものを用いる。
また、図２と異なるのは、ソートプロセッサ１０（Ｎ−
１）の出力を出力ポート３２（ｓｏｒｔｅｄ）に接続
し、ソートプロセッサ１０（０）の出力はソートプロセ
ッサ１０（１）の入力ポート１１にのみ接続している点
である。

【００７０】このような変更により、入力される最大Ｎ
個のデータ列を降順にソートして出力するソート処理回
路が得られる。以下、具体例を用いて、降順にソートす
る場合について簡単に説明しておく。

【００７１】図８、図９は、本発明のソート処理回路の
別の実施の形態における動作の具体例を示す模式図であ
る。図４，図５に示した例と同様に、４個のデータ（キ
ーフィールドの値が１０，２，７，５のデータ）からな
るデータ列がソート処理回路へ入力されて、降順にソー
トされ、出力される場合の動作を示している。なお、動
作タイミングは図３に示した昇順の場合と同様であるの
でここでは省略する。また、動作の説明も昇順の場合と
ほぼ同様であるので、ここでは簡単に説明するのみにと
どめる。

【００７２】降順にソートするソート処理回路では、初
期化の処理によって、ソートプロセッサ１０（０）の入
力ポート１１に入力されている、すべてのビットが０の
データ（図８，図９では“０”として示している）が順
に送られ、すべてのソートプロセッサ１０（０）〜
（３）の記憶部４に保存される。サイクルｃ１ではこの
状態を示しており、データの入力を待つ。

【００７３】サイクルｃ２で入力ポート３１（ｕｎｓｏ
ｒｔｅｄ）に、キーフィールドの値が“１０”のデータ
が入力されると、ソートプロセッサ１０（３）では、入
力ポート１３にすべてのビットが１のデータが入力され
ているので、この値の方が新たに入力されたデータのキ
ーフィールドの値（“１０”）より大きく、比較部１は
偽の判定を行う。また、記憶部４にはすべてのビットが
０のデータが保存されており、この値の方が新たに入力
されたデータのキーフィールドの値（“１０”）小さい
ので、比較部２は真の判定を行う。この２つの判定結果
により、選択部３は、入力ポート１２から入力された新
たなデータを選択し、記憶部４はこれを保存する。ま
た、ソートプロセッサ１０（１）〜１０（３）では、入
力ポート１３には後段のソートプロセッサからすべての
ビットが０のデータが入力されているので、この値の方
が新たに入力されたデータのキーフィールドの値（“１
０”）より小さく、比較部１は真の判定を行う。そのた
め選択部３は後段のソートプロセッサに保存されていた
データを選択して記憶部４に保存することになる。しか
し、データそのものはすべてのビットが１のデータであ
り、変化はない。このようにして、新たに入力されたデ
ータは、ソートプロセッサ１０（３）の記憶部４に保存
される。

【００７４】以下同様に、新たなデータが入力される度
に各ソートプロセッサ１０（０）〜（３）の比較部１及
び比較部２が判定を行い、その結果に従って選択部３が
データを選択して記憶部４に保存する。このような処理
により、サイクルｃ３では、新たに入力された、キーフ
ィールドの値が“２”のデータがソートプロセッサ１０
（２）の記憶部４に記憶される。またサイクルｃ４で
は、新たに入力された、キーフィールドの値が“７”の
データがソートプロセッサ１０（２）の記憶部４に記憶
され、それまでソートプロセッサ１０（２）の記憶部４
に記憶されていたデータがソートプロセッサ１０（１）
の記憶部４に記憶される。さらにサイクルｃ５では、新
たに入力された、キーフィールドの値が“５”のデータ
がソートプロセッサ１０（１）の記憶部４に記憶され、
それまでソートプロセッサ１０（１）の記憶部４に記憶
されていたデータがソートプロセッサ１０（０）の記憶
部４に記憶される。

【００７５】以上のようにして、４つのデータが入力さ
れ、それぞれのデータについて各ソートプロセッサ１０
（０）〜１０（３）における処理を行った。これによっ
て、各ソートプロセッサ１０（０）〜１０（３）の記憶
部４には、順に、キーフィールドの値が“２”，
“５”，“７”，“１０”のデータが保存される。これ
は、ソートプロセッサ１０（３）を先頭として、キーフ
ィールドによって降順にソートした結果である。以降、
この順でデータを出力する。

【００７６】データ出力時には、例えばソートプロセッ
サ１０（ｊ）のデータをソートプロセッサ１０（ｊ＋
１）へ送る動作を、それぞれのソートプロセッサが行
う。これによって図９に示すようにデータが送られ、ソ
ートプロセッサ１０（３）の出力ポート１６に接続され
る出力ポート３２（ｓｏｒｔｅｄ）から、キーフィール
ドの値が“１０”，“７”，“５”，“２”のデータが
順次出力される。

【００７７】以上のようにして、入力されたデータのキ
ーフィールドの値によって降順のソートを行い、ソート
されたデータが出力される。図８，図９においても、ソ
ートするデータ数に合わせて４つのソートプロセッサの
みを示したが、ソートプロセッサの数は任意である。

【００７８】なお、図２や図７に示したような本発明の
ソート処理回路は、各回路素子を組み合わせて構成する
ほか、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉ
ｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）やＤ
ＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓ
ｏｒ）などの集積回路内に構成することができる。また
本発明は、例えばＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａ
ｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＣＰＬＤ（Ｃ
ｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ
Ｄｅｖｉｃｅ）などの再構成可能な半導体デバイス上
に実装することができる。これにより、ソート対象のデ
ータ数の上限が変化した場合に、その変化に合わせて動
的に回路構成を変化させることで対応することが可能と
なる。

【００７９】

【発明の効果】以上の説明から明らかなように、本発明
によれば、ソート処理に係わるデータの比較および選択
処理を各ソートプロセッサ内で完結するように構成して
いる。このため、ソート対象のデータ数の上限に合わせ
てソートプロセッサ数を変化させても、各ソートプロセ
ッサ間での信号遅延が発生しないため、ソートプロセッ
サの数によってソート処理回路全体の動作速度が影響を
受けることがない。そのため、ソート処理を極めて高速
に実行することができるという効果がある。

【００８０】また、すべてのソートプロセッサは同一の
構成であるので、設計が容易であり、また外部に大容量
のメモリなどを備える必要がなく、ＡＳＩＣ等の集積回
路に容易に搭載することが可能である。

【００８１】さらに、ソートするデータ以上のソートプ
ロセッサを有していれば、すべてのデータをソートする
ことができる。そのため、ソートプロセッサの個数以内
であればデータ数に依存せず、ソート処理を行うことが
可能である。

【００８２】さらに、入力されるデータがソートの対象
となるキーフィールド以外のフィールドを有するデータ
であってもソート処理を行うことができ、複雑なデータ
構造のデータに対してもソート処理を行うことができ
る。

【図面の簡単な説明】

【図１】 本発明のソートプロセッサの実施の一形態を
示すブロック構成図である。

【図２】 本発明のソート処理回路の実施の一形態を示
すブロック図である。

【図３】 本発明のソート処理回路の実施の一形態に対
して、４個のデータが入力された場合の動作の具体例を
示すタイミングチャートである。

【図４】 本発明のソート処理回路の実施の一形態に対
して、４個のデータが入力された場合の各サイクルにお
けるソートプロセッサの記憶部に保持されるデータの変
化を示す模式図である。

【図５】 本発明のソート処理回路の実施の一形態に対
して、４個のデータが入力された場合の各サイクルにお
けるソートプロセッサの記憶部に保持されるデータの変
化を示す模式図（続き）である。

【図６】 本発明のソートプロセッサの別の実施の形態
を示すブロック構成図である。

【図７】 本発明のソート処理回路の別の実施の形態を
示すブロック図である。

【図８】 本発明のソート処理回路の別の実施の形態に
おける動作の具体例を示す模式図である。

【図９】 本発明のソート処理回路の別の実施の形態に
おける動作の具体例を示す模式図（続き）である。

【符号の説明】

１，２…比較部、３…選択部、４…記憶部、５…分離
部、１０，１０（０）〜１０（Ｎ−１）…ソートプロセ
ッサ、１１〜１５…入力ポート、１６…出力ポート、２
０…ソート処理回路、２１…制御部、３１，３４，３７
…入力ポート、３２，３３，３５，３６…出力ポート、
３８，３９…共通配線。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 外部から入力される第１の制御信号に基
   づいてデータを保持する記憶手段と、外部から入力され
   る第１のデータと外部から入力される第２のデータの大
   小関係を比較して結果を出力する第１の比較手段と、外
   部から入力される前記第２のデータと前記記憶手段に保
   持されているデータの大小関係を比較して結果を出力す
   る第２の比較手段と、外部から入力される第２の制御信
   号と前記第１および第２の比較手段から出力される比較
   結果に基づいて外部から入力される第１、第２、第３の
   データあるいは前記記憶手段に保持されているデータの
   いずれか１つを選択して前記記憶手段へ出力する選択手
   段を備えていることを特徴とするソートプロセッサ。
2. 【請求項２】 前記第１の比較手段は、前記第１のデー
   タが前記第２のデータよりも大きい場合には比較結果を
   真とし、前記第１のデータが前記第２のデータ以下の場
   合には比較結果を偽とするものであり、前記第２の比較
   手段は、前記記憶手段に保持されているデータが前記第
   ２のデータよりも大きい場合には比較結果を真とし、前
   記記憶手段に保持されているデータが前記第２のデータ
   以下の場合には比較結果を偽とするものであり、前記選
   択手段は、前記第２の制御信号がアクティブであれば前
   記第３のデータを選択し、前記第２の制御信号がアクテ
   ィブでなければ前記第１及び第２の比較手段の比較結果
   に従い、前記第１の比較手段の比較結果が真ならば前記
   第１のデータを選択し、前記第２の比較手段の比較結果
   が偽ならば前記記憶手段に保持されているデータを選択
   し、いずれの条件も満たされない場合には前記第２のデ
   ータを選択して出力するものであることを特徴とする請
   求項１に記載のソートプロセッサ。
3. 【請求項３】 前記第１の比較手段は、前記第１のデー
   タが前記第２のデータよりも小さい場合には比較結果を
   真とし、前記第１のデータが前記第２のデータ以上の場
   合には比較結果を偽とするものであり、前記第２の比較
   手段は、前記記憶手段に保持されているデータが前記第
   ２のデータよりも小さい場合には比較結果を真とし、前
   記記憶手段に保持されているデータが前記第２のデータ
   以上の場合には比較結果を偽とするものであり、前記選
   択手段は、前記第２の制御信号がアクティブであれば前
   記第３のデータを選択し、前記第２の制御信号がアクテ
   ィブでなければ前記第１及び第２の比較手段の比較結果
   に従い、前記第１の比較手段の比較結果が真ならば前記
   第１のデータを選択し、前記第２の比較手段の比較結果
   が偽ならば前記記憶手段に保持されているデータを選択
   し、いずれの条件も満たされない場合には前記第２のデ
   ータを選択して出力するものであることを特徴とする請
   求項１に記載のソートプロセッサ。
4. 【請求項４】 前記第１、第２、第３のデータおよび前
   記記憶手段に保持されているデータは、比較の対象とな
   る第１のデータフィールドとそれ以外の第２のデータフ
   ィールドから構成されており、さらに、前記第１のデー
   タ中の第１のデータフィールドを分離して前記第１の比
   較手段に供給し前記第２のデータ中の第１のデータフィ
   ールドを分離して前記第１及び第２の比較手段に供給し
   前記記憶手段に保持されているデータ中の第１のデータ
   フィールドを分離して前記第２の比較手段に供給する分
   離部を有することを特徴とする請求項１ないし請求項３
   のいずれか１項に記載のソートプロセッサ。
5. 【請求項５】 請求項１ないし請求項４のいずれか１項
   に記載の複数のソートプロセッサと、前記第１および第
   ２の制御信号を前記ソートプロセッサに出力し全体の入
   出力を制御する制御部を備え、それぞれの前記ソートプ
   ロセッサは、該ソートプロセッサの前記記憶手段に保持
   されているデータを前段のソートプロセッサの前記第３
   のデータならびに次段のソートプロセッサの前記第１の
   データとするように直列に接続されており、外部から順
   次入力されるデータが前記第２のデータとして与えら
   れ、該データをソートして順次出力することを特徴とす
   るソート処理回路。
6. 【請求項６】 前記制御部は、外部から入力される前記
   第２のデータの個数を数えるカウンタを備えており、前
   記ソートプロセッサの個数を超えない任意の数のデータ
   を１処理単位としてソート処理が実行されるように制御
   することを特徴とする請求項５に記載のソート処理回
   路。
7. 【請求項７】 前記制御部は、前記第２のデータが外部
   から入力されている間は前記第１の制御信号をアクティ
   ブにするとともに第２の制御信号を非アクティブにして
   出力し、前記ソートされたデータの出力時には第１およ
   び第２の制御信号をともにアクティブにして出力し、入
   出力が行われていない時は第１および第２の制御信号を
   ともに非アクティブにして出力することを特徴とする請
   求項５または請求項６に記載のソート処理回路。
8. 【請求項８】 前記制御部及び複数の前記ソートプロセ
   ッサは、回路の再構成が可能な半導体デバイス上に実装
   されており、ソート処理の対象となるデータの個数の最
   大値に合わせて前記ソートプロセッサの数を変更可能に
   構成されていることを特徴とする請求項５ないし請求項
   ７のいずれか１項に記載のソート処理回路。