JPH0581040A - コンピユータシステム - Google Patents
コンピユータシステムInfo
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- JPH0581040A JPH0581040A JP24154891A JP24154891A JPH0581040A JP H0581040 A JPH0581040 A JP H0581040A JP 24154891 A JP24154891 A JP 24154891A JP 24154891 A JP24154891 A JP 24154891A JP H0581040 A JPH0581040 A JP H0581040A
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- signal
- interrupt request
- interrupt
- grouping
- group
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Abstract
(57)【要約】
【目的】コンピュータシステムに関し、割込み制御回路
に要する回路素子を少なくし、全体の占有面積を小さく
抑えることを目的とする。 【構成】割込み要求信号をグループ化するためのグルー
プ化信号を出力するグループ化信号生成部と、複数の割
込み要求信号を入力として受け、該割込み要求信号をグ
ループ化信号を介してグループ化し、グループ割込み信
号として出力する割込み要求信号グループ化部と、グル
ープ割込み信号を入力として受け、一のグループ割込み
信号がアクティブとなったときコンピュータに割込み要
求を出力する割込み制御回路とを備えるように構成す
る。
に要する回路素子を少なくし、全体の占有面積を小さく
抑えることを目的とする。 【構成】割込み要求信号をグループ化するためのグルー
プ化信号を出力するグループ化信号生成部と、複数の割
込み要求信号を入力として受け、該割込み要求信号をグ
ループ化信号を介してグループ化し、グループ割込み信
号として出力する割込み要求信号グループ化部と、グル
ープ割込み信号を入力として受け、一のグループ割込み
信号がアクティブとなったときコンピュータに割込み要
求を出力する割込み制御回路とを備えるように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータシステムに
関し、更に詳しくは、コンピュータシステムにおける割
込み要求回路の改良に関する。
関し、更に詳しくは、コンピュータシステムにおける割
込み要求回路の改良に関する。
【０００２】コンピュータシステムでは、ＣＰＵ（中央
処理装置）におけるプログラム進行中に発生した非同期
的な、又は例外的な事象に対処するために、各要求元で
発生した割込み要求信号が入力される割込み制御回路を
備えており、この割込み制御回路を介してＣＰＵに割込
み要求がなされる。
処理装置）におけるプログラム進行中に発生した非同期
的な、又は例外的な事象に対処するために、各要求元で
発生した割込み要求信号が入力される割込み制御回路を
備えており、この割込み制御回路を介してＣＰＵに割込
み要求がなされる。
【０００３】近年、コンピュータシステムを構成する各
ＬＳＩ内部の複雑化に伴い、ＬＳＩ内部の機能モジュー
ル単位毎に割込み要求信号を発生させる例が増えてい
る。一方、コンピュータシステムを構成するＬＳＩの個
数が増加しており、また、ＬＳＩの高集積化によってＬ
ＳＩ内部の機能モジュールの数も飛躍的に増大している
ので、いきおいコンピュータシステムでは、多数の機能
モジュールから発生する多くの割込み要求信号を処理す
る必要がある。
ＬＳＩ内部の複雑化に伴い、ＬＳＩ内部の機能モジュー
ル単位毎に割込み要求信号を発生させる例が増えてい
る。一方、コンピュータシステムを構成するＬＳＩの個
数が増加しており、また、ＬＳＩの高集積化によってＬ
ＳＩ内部の機能モジュールの数も飛躍的に増大している
ので、いきおいコンピュータシステムでは、多数の機能
モジュールから発生する多くの割込み要求信号を処理す
る必要がある。
【０００４】割込み制御回路では、内部に設けられる割
込み要求監視レジスタが割込み要求信号の入力点数に対
応したビット数を有しており、何れかの割込み要求信号
がアクティブになるとこれを検知してＣＰＵに対して”
割込み要求”を行うものである。ところが、前記の如く
増加した割込み要求信号の入力点数に対応して割込み制
御回路を増やしたとしても、これらから直接ＣＰＵに対
して”割込み要求”を出力することができない。
込み要求監視レジスタが割込み要求信号の入力点数に対
応したビット数を有しており、何れかの割込み要求信号
がアクティブになるとこれを検知してＣＰＵに対して”
割込み要求”を行うものである。ところが、前記の如く
増加した割込み要求信号の入力点数に対応して割込み制
御回路を増やしたとしても、これらから直接ＣＰＵに対
して”割込み要求”を出力することができない。
【０００５】
【従来の技術】図６及び７は夫々、多数の割込み要求信
号入力を処理する必要がある場合の、従来の割込み要求
回路の構成を示すブロック図である。図６では、多数の
割込み要求信号入力ＩＲＱ１〜ＩＲＱ２１に対応して配
され、夫々が割込み要求監視レジスタ３Ａ１〜３Ｃ１を
備える多数の割込み制御回路３Ａ〜３Ｃを設け、これら
割込み制御回路３Ａ〜３Ｃ相互をマスタ−スレーブの関
係で結合し、ＣＰＵに対してはマスタ割込み制御回路３
Ａからのみ”割込み要求”を出力するものである。
号入力を処理する必要がある場合の、従来の割込み要求
回路の構成を示すブロック図である。図６では、多数の
割込み要求信号入力ＩＲＱ１〜ＩＲＱ２１に対応して配
され、夫々が割込み要求監視レジスタ３Ａ１〜３Ｃ１を
備える多数の割込み制御回路３Ａ〜３Ｃを設け、これら
割込み制御回路３Ａ〜３Ｃ相互をマスタ−スレーブの関
係で結合し、ＣＰＵに対してはマスタ割込み制御回路３
Ａからのみ”割込み要求”を出力するものである。
【０００６】また、図７では、多数の割込み要求監視レ
ジスタ３１〜３３を一つの割込み制御回路３内に備える
ことで、割込み要求信号ＩＲＱ１〜ＩＲＱ２４の多数の
入力点数に対処している。
ジスタ３１〜３３を一つの割込み制御回路３内に備える
ことで、割込み要求信号ＩＲＱ１〜ＩＲＱ２４の多数の
入力点数に対処している。
【０００７】
【発明が解決しようとする課題】上記従来の割込み要求
回路の場合には、割込み要求信号の入力点数の増加に伴
い、割込み制御回路が、或いは少なくとも割込み監視レ
ジスタ及び周辺回路が増加するため、コンピュータシス
テムにおいて割込み要求回路を備えるＬＳＩの占有面積
が増大するという問題があった。
回路の場合には、割込み要求信号の入力点数の増加に伴
い、割込み制御回路が、或いは少なくとも割込み監視レ
ジスタ及び周辺回路が増加するため、コンピュータシス
テムにおいて割込み要求回路を備えるＬＳＩの占有面積
が増大するという問題があった。
【０００８】本発明は、上記従来のコンピュータシステ
ムにおける割込み要求回路の問題に鑑み、多数の割込み
要求信号の処理が可能であると共に割込み要求回路を備
えるＬＳＩの占有面積を小さく抑えることができる、改
良された割込み要求回路を備えるコンピュータシステム
を提供し、もって、コンピュータシステムにおける面積
効率の向上を可能にすることを目的とする。
ムにおける割込み要求回路の問題に鑑み、多数の割込み
要求信号の処理が可能であると共に割込み要求回路を備
えるＬＳＩの占有面積を小さく抑えることができる、改
良された割込み要求回路を備えるコンピュータシステム
を提供し、もって、コンピュータシステムにおける面積
効率の向上を可能にすることを目的とする。
【０００９】
【課題を達成するための手段】図１は、本発明の原理図
である。同図において、１はグループ化信号生成部、２
は割込み要求信号グループ化部、３は割込み制御回路、
Ｇｎはグループ化信号、ＩＲＱＩ１〜ＩＲＱＩｎは割込
み要求信号、ＩＲＱＯ１〜ＩＲＱＯ８はグループ割込み
信号、ＩＲはＣＰＵへの割込み要求出力である。なお、
グループ割込み信号の点数が８の場合を例示した。
である。同図において、１はグループ化信号生成部、２
は割込み要求信号グループ化部、３は割込み制御回路、
Ｇｎはグループ化信号、ＩＲＱＩ１〜ＩＲＱＩｎは割込
み要求信号、ＩＲＱＯ１〜ＩＲＱＯ８はグループ割込み
信号、ＩＲはＣＰＵへの割込み要求出力である。なお、
グループ割込み信号の点数が８の場合を例示した。
【００１０】前記目的を達成するため、本発明のコンピ
ュータシステムは、ソフトウェアを介して生成されるグ
ループ化信号（Ｇｎ）を出力するグループ化信号生成部
（１）と、複数の割込み要求信号（ＩＲＱＩ１〜ＩＲＱ
Ｉｎ）を入力として受け、該割込み要求信号（ＩＲＱＩ
１〜ＩＲＱＩｎ）を、前記グループ化信号（Ｇｎ）を介
してグループ化してグループ割込み信号（ＩＲＱＯ１〜
ＩＲＱＯ８）として出力する割込み要求信号グループ化
部（２）と、前記グループ割込み信号（ＩＲＱＯ１〜Ｉ
ＲＱＯ８）を入力として受け、一の該グループ割込み信
号がアクティブとなったときコンピュータに割込み要求
（ＩＲ）を出力する割込み制御回路（３）とを備えるこ
とを特徴とするものである。
ュータシステムは、ソフトウェアを介して生成されるグ
ループ化信号（Ｇｎ）を出力するグループ化信号生成部
（１）と、複数の割込み要求信号（ＩＲＱＩ１〜ＩＲＱ
Ｉｎ）を入力として受け、該割込み要求信号（ＩＲＱＩ
１〜ＩＲＱＩｎ）を、前記グループ化信号（Ｇｎ）を介
してグループ化してグループ割込み信号（ＩＲＱＯ１〜
ＩＲＱＯ８）として出力する割込み要求信号グループ化
部（２）と、前記グループ割込み信号（ＩＲＱＯ１〜Ｉ
ＲＱＯ８）を入力として受け、一の該グループ割込み信
号がアクティブとなったときコンピュータに割込み要求
（ＩＲ）を出力する割込み制御回路（３）とを備えるこ
とを特徴とするものである。
【００１１】
【作用】図２は、本発明の作用説明図であり、図１にお
いて割込み要求信号をグループ化する状況を例示するブ
ロック図である。グループ化信号Ｇｎは、ＣＰＵによっ
てプログラムを介して制御されたグループ化信号生成部
１において順次生成されており、グループ化信号生成部
１は、このグループ化信号Ｇｎを割込み要求信号グルー
プ化部２に対し順次に出力し、割込み要求信号グループ
化部２は、入力されたグループ化信号Ｇｎに従って各割
込み要求信号ＩＲＱＩ１〜ＩＲＱＩｎを、例示した如く
８のグループに順次グループ化し、得られたグループ割
込み信号ＩＲＱＯ１〜ＩＲＱＯ８を、割込み制御回路３
の割込み監視レジスタ３１に入力している。
いて割込み要求信号をグループ化する状況を例示するブ
ロック図である。グループ化信号Ｇｎは、ＣＰＵによっ
てプログラムを介して制御されたグループ化信号生成部
１において順次生成されており、グループ化信号生成部
１は、このグループ化信号Ｇｎを割込み要求信号グルー
プ化部２に対し順次に出力し、割込み要求信号グループ
化部２は、入力されたグループ化信号Ｇｎに従って各割
込み要求信号ＩＲＱＩ１〜ＩＲＱＩｎを、例示した如く
８のグループに順次グループ化し、得られたグループ割
込み信号ＩＲＱＯ１〜ＩＲＱＯ８を、割込み制御回路３
の割込み監視レジスタ３１に入力している。
【００１２】この構成により、割込み制御回路３及び割
込み監視レジスタ３１の個数を増加させることなく、多
数の割込み要求信号ＩＲＱＩ１〜ＩＲＱＩｎを処理する
ことができる。
込み監視レジスタ３１の個数を増加させることなく、多
数の割込み要求信号ＩＲＱＩ１〜ＩＲＱＩｎを処理する
ことができる。
【００１３】各グループ毎に纏められた全ての割込み要
求信号ＩＲＱＩ１〜ＩＲＱＩｎは、好ましくは、グルー
プ化信号に含まれる優先順位指定信号を介して、各グル
ープ内において割込み要求信号相互間で優先順位が付さ
れる。
求信号ＩＲＱＩ１〜ＩＲＱＩｎは、好ましくは、グルー
プ化信号に含まれる優先順位指定信号を介して、各グル
ープ内において割込み要求信号相互間で優先順位が付さ
れる。
【００１４】グループ化信号のためのプログラムを予め
二以上用意しておき、システムにおける現在の作動状況
に応じてグループ化信号Ｇｎを適当に選択することで、
各割込み要求信号ＩＲＱＩ１〜ＩＲＱＩｎが所属するグ
ループを選択変更するように構成できる。
二以上用意しておき、システムにおける現在の作動状況
に応じてグループ化信号Ｇｎを適当に選択することで、
各割込み要求信号ＩＲＱＩ１〜ＩＲＱＩｎが所属するグ
ループを選択変更するように構成できる。
【００１５】
【実施例】図面を参照して本発明を更に説明する。図３
は、本発明の一実施例のコンピュータシステムにおける
割込み要求回路の構成を示すブロック図である。同図に
おいて、割込み要求回路を構成するグループ化信号生成
部１、割込み要求信号グループ化部２及び割込み制御ブ
ロック（割込み制御回路）３は何れも一つのＬＳＩ１０
内に纏めて配されている。
は、本発明の一実施例のコンピュータシステムにおける
割込み要求回路の構成を示すブロック図である。同図に
おいて、割込み要求回路を構成するグループ化信号生成
部１、割込み要求信号グループ化部２及び割込み制御ブ
ロック（割込み制御回路）３は何れも一つのＬＳＩ１０
内に纏めて配されている。
【００１６】ＬＳＩ１０内部には、他に、各機能モジュ
ールを構成する内部ダイレクトメモリアクセスコントロ
ーラ（ＤＭＡＣ）４１、内部ロジック（１）及び（２）
４２、４３が配されており、割込み要求信号グループ化
部２には、これら夫々から内部割込み要求信号が入力さ
れている。更に、ＬＳＩ１０外部には別に多数の機能モ
ジュールを含むＬＳＩが配され、外部ＤＭＡＣ５１、外
部ロジックＬＳＩ５２等から夫々外部割込み要求信号が
入力されている。
ールを構成する内部ダイレクトメモリアクセスコントロ
ーラ（ＤＭＡＣ）４１、内部ロジック（１）及び（２）
４２、４３が配されており、割込み要求信号グループ化
部２には、これら夫々から内部割込み要求信号が入力さ
れている。更に、ＬＳＩ１０外部には別に多数の機能モ
ジュールを含むＬＳＩが配され、外部ＤＭＡＣ５１、外
部ロジックＬＳＩ５２等から夫々外部割込み要求信号が
入力されている。
【００１７】グループ化信号生成部１は、データバス６
を介してＬＳＩ外部に配されたＣＰＵ９によって制御さ
れており、コンピュータシステムの初期化の時点におい
て、或いはグループ分けを変更すべき特定の時点におい
て、プログラムによるＣＰＵ９の制御を介してグループ
化のための信号を順次生成すると共に、この信号を内部
レジスタにロードし、更にこれをデコードしてグループ
化信号Ｇｎとして割込み要求信号グループ化部２に対し
て出力する。
を介してＬＳＩ外部に配されたＣＰＵ９によって制御さ
れており、コンピュータシステムの初期化の時点におい
て、或いはグループ分けを変更すべき特定の時点におい
て、プログラムによるＣＰＵ９の制御を介してグループ
化のための信号を順次生成すると共に、この信号を内部
レジスタにロードし、更にこれをデコードしてグループ
化信号Ｇｎとして割込み要求信号グループ化部２に対し
て出力する。
【００１８】図４は、グループ化信号生成部１の前記内
部レジスタにロードされる信号内容を例示するブロック
図である。同図（ａ）は、グループ化信号Ｇｎを構成す
る信号の内、選択レジスタ１１にロードされる選択信号
を示しており、選択レジスタ１１には、次にグループ化
される一つの割込み要求信号のアドレスがＳＥＬ５〜Ｓ
ＥＬ０にロードされる。選択レジスタでは、例えば６４
アドレスの割込み要求信号を指定できる。
部レジスタにロードされる信号内容を例示するブロック
図である。同図（ａ）は、グループ化信号Ｇｎを構成す
る信号の内、選択レジスタ１１にロードされる選択信号
を示しており、選択レジスタ１１には、次にグループ化
される一つの割込み要求信号のアドレスがＳＥＬ５〜Ｓ
ＥＬ０にロードされる。選択レジスタでは、例えば６４
アドレスの割込み要求信号を指定できる。
【００１９】また、図４（ｂ）は、グループ及び優先順
位指定レジスタ１２にロードされるグループ指定信号及
び優先順位指定信号を示しており、この指定レジスタ１
２は、選択レジスタ１１においてアドレスが選択された
各割込み要求信号について、上位３ビットＣ３〜Ｃ１の
グループ指定信号において８つのグループのうち当該割
込み要求信号が所属するグループを指定し、下位３ビッ
トＰ３〜Ｐ１の優先順位指定信号においてグループ内に
おける当該割込み信号の優先順位を指定する。
位指定レジスタ１２にロードされるグループ指定信号及
び優先順位指定信号を示しており、この指定レジスタ１
２は、選択レジスタ１１においてアドレスが選択された
各割込み要求信号について、上位３ビットＣ３〜Ｃ１の
グループ指定信号において８つのグループのうち当該割
込み要求信号が所属するグループを指定し、下位３ビッ
トＰ３〜Ｐ１の優先順位指定信号においてグループ内に
おける当該割込み信号の優先順位を指定する。
【００２０】図３に戻り、割込み要求信号グループ化部
２は、各割込み要求信号ＩＲＱＩ１〜ＩＲＱＩｎに対応
して夫々グループ情報レジスタ２１〜２ｎを備えてお
り、コンピュータシステムの初期化時点等においてグル
ープ化信号Ｇｎを受け取ると、グループ化信号生成部１
のグループ及び優先順位指定レジスタ１２の内容であ
る、各割込み要求信号ＩＲＱＩ１〜ＩＲＱＩｎについて
のグループ指定信号と、優先順位指定信号とを受領し、
当該割込み要求信号に対応するグループ情報レジスタ２
１〜２ｎ内に夫々格納する。
２は、各割込み要求信号ＩＲＱＩ１〜ＩＲＱＩｎに対応
して夫々グループ情報レジスタ２１〜２ｎを備えてお
り、コンピュータシステムの初期化時点等においてグル
ープ化信号Ｇｎを受け取ると、グループ化信号生成部１
のグループ及び優先順位指定レジスタ１２の内容であ
る、各割込み要求信号ＩＲＱＩ１〜ＩＲＱＩｎについて
のグループ指定信号と、優先順位指定信号とを受領し、
当該割込み要求信号に対応するグループ情報レジスタ２
１〜２ｎ内に夫々格納する。
【００２１】以下図３の割込み要求回路の作動について
図５のフロー図を参照しながら説明する。コンピュータ
システムがスタートするとまず前記の如くグループ化が
行われる（Ｐ１）。ＣＰＵの作動時に何れかの割込み要
求信号がアクティブになると（Ｐ２）、当該割込み要求
信号に対応するグループ情報レジスタ２１〜２ｎの内容
に従って、アクティブとなった割込み要求信号が所属す
るグループ割込み信号がアクティブとなって（Ｐ３）、
割込み制御ブロック３の割込み監視レジスタ３１の対応
するビットに対して出力される。
図５のフロー図を参照しながら説明する。コンピュータ
システムがスタートするとまず前記の如くグループ化が
行われる（Ｐ１）。ＣＰＵの作動時に何れかの割込み要
求信号がアクティブになると（Ｐ２）、当該割込み要求
信号に対応するグループ情報レジスタ２１〜２ｎの内容
に従って、アクティブとなった割込み要求信号が所属す
るグループ割込み信号がアクティブとなって（Ｐ３）、
割込み制御ブロック３の割込み監視レジスタ３１の対応
するビットに対して出力される。
【００２２】割込み制御ブロック３では、これに従っ
て、外部ＣＰＵ９に対して”割込み要求”を出力する
（Ｐ４）と共に、割込み要求信号グループ化部２に対し
てアクティブとなったグループ割込み信号のアドレスを
通知する（Ｐ５）。外部ＣＰＵ９は、この割込みを許可
する場合には、”割込み許可”を割込み制御ブロック３
及び割込み要求信号グループ化部２に対して出力する
（Ｐ６）。
て、外部ＣＰＵ９に対して”割込み要求”を出力する
（Ｐ４）と共に、割込み要求信号グループ化部２に対し
てアクティブとなったグループ割込み信号のアドレスを
通知する（Ｐ５）。外部ＣＰＵ９は、この割込みを許可
する場合には、”割込み許可”を割込み制御ブロック３
及び割込み要求信号グループ化部２に対して出力する
（Ｐ６）。
【００２３】割込み要求信号グループ化部２は、”割込
み許可”を受け取ると、割込み制御ブロック３によって
通知されたアクティブとなっているグループ割込み信号
に所属する割込み要求信号の内、割込み要求信号がアク
ティブとなっているもので一番優先順位が高いもののア
ドレスをデータバス６に出力する（Ｐ７）。外部ＣＰＵ
９は、この出力を受け取ることにより、実際にアクティ
ブとなっている割込み要求信号の内最も優先順位の高い
割込み要求信号のアドレスを知ることがでるため、対応
する割込み処理ルーチンに移行する（Ｐ８）。
み許可”を受け取ると、割込み制御ブロック３によって
通知されたアクティブとなっているグループ割込み信号
に所属する割込み要求信号の内、割込み要求信号がアク
ティブとなっているもので一番優先順位が高いもののア
ドレスをデータバス６に出力する（Ｐ７）。外部ＣＰＵ
９は、この出力を受け取ることにより、実際にアクティ
ブとなっている割込み要求信号の内最も優先順位の高い
割込み要求信号のアドレスを知ることがでるため、対応
する割込み処理ルーチンに移行する（Ｐ８）。
【００２４】上記実施例において、各割込み要求信号に
対応するグループ情報レジスタは全体として、従来の如
く割込み制御ブロック乃至は割込み監視レジスタ及びそ
の周辺回路を割込み要求信号の入力点数に対応して設け
た場合に比して、その占有面積が小さくて済み、このた
め割込み要求回路を備えるＬＳＩ全体の占有面積が小さ
く抑えられる。
対応するグループ情報レジスタは全体として、従来の如
く割込み制御ブロック乃至は割込み監視レジスタ及びそ
の周辺回路を割込み要求信号の入力点数に対応して設け
た場合に比して、その占有面積が小さくて済み、このた
め割込み要求回路を備えるＬＳＩ全体の占有面積が小さ
く抑えられる。
【００２５】また、割込み要求信号の入力点数について
の各コンピュータシステム毎の相違に対しては、グルー
プ化信号生成部１におけるレジスタのビット数、及び割
込み要求信号グループ化部２の各グループ情報レジスタ
の数及びビット数の選択によって容易に対応できるの
で、コンピュータを構成する割込み要求回路を備えるＬ
ＳＩの設計の標準化が容易である。
の各コンピュータシステム毎の相違に対しては、グルー
プ化信号生成部１におけるレジスタのビット数、及び割
込み要求信号グループ化部２の各グループ情報レジスタ
の数及びビット数の選択によって容易に対応できるの
で、コンピュータを構成する割込み要求回路を備えるＬ
ＳＩの設計の標準化が容易である。
【００２６】なお、上記実施例において、グループ化信
号生成部１の内部レジスタを解読するためのデコーダ
が、このグループ化信号生成部１に配されるものとして
説明したが、デコーダ自体は必ずしもグループ化信号生
成部１自体に設ける必要はなく、割込み要求信号グルー
プ化部２に備えるとしても良い。
号生成部１の内部レジスタを解読するためのデコーダ
が、このグループ化信号生成部１に配されるものとして
説明したが、デコーダ自体は必ずしもグループ化信号生
成部１自体に設ける必要はなく、割込み要求信号グルー
プ化部２に備えるとしても良い。
【００２７】また、上記実施例では、割込み要求信号グ
ループ化部２に、各割込み要求信号ＩＲＱＩ１〜ＩＲＱ
Ｉｎに対応してグループ情報レジスタが配される例につ
いて説明したが、例えば、各割込み要求信号がどのグル
ープに属し且つそのグループ内における優先順位がどの
ようであるかについてのテーブルを割込み要求信号グル
ープ化部２内に持ち、割込み要求信号がアクティブにな
った都度、このテーブルを参照してグループ割込み信号
を出力し、また、割込み許可後にこのテーブルを参照す
ることでＣＰＵに対して割込み要求信号のアドレスを出
力することもできる。
ループ化部２に、各割込み要求信号ＩＲＱＩ１〜ＩＲＱ
Ｉｎに対応してグループ情報レジスタが配される例につ
いて説明したが、例えば、各割込み要求信号がどのグル
ープに属し且つそのグループ内における優先順位がどの
ようであるかについてのテーブルを割込み要求信号グル
ープ化部２内に持ち、割込み要求信号がアクティブにな
った都度、このテーブルを参照してグループ割込み信号
を出力し、また、割込み許可後にこのテーブルを参照す
ることでＣＰＵに対して割込み要求信号のアドレスを出
力することもできる。
【００２８】更に、グループ化信号生成部１をコントロ
ーラとして構成して、グループ化信号生成部が直接メモ
リからグループ化信号を読み出すことができるように
し、割込み要求信号グループ化部２がＣＰＵ９によって
制御されて順次にグループ化信号Ｇｎを読み出すように
することもできる。
ーラとして構成して、グループ化信号生成部が直接メモ
リからグループ化信号を読み出すことができるように
し、割込み要求信号グループ化部２がＣＰＵ９によって
制御されて順次にグループ化信号Ｇｎを読み出すように
することもできる。
【００２９】
【発明の効果】以上説明したように、本発明のコンピュ
ータシステムによると、割込み制御回路又は割込み監視
レジスタの個数を増加させることなく多数の割込み要求
信号の処理が可能であるため、割込み要求回路を備える
ＬＳＩの占有面積を小さく抑えることができ、コンピュ
ータシステムの面積効率の向上を可能にしたという顕著
な効果を奏する。
ータシステムによると、割込み制御回路又は割込み監視
レジスタの個数を増加させることなく多数の割込み要求
信号の処理が可能であるため、割込み要求回路を備える
ＬＳＩの占有面積を小さく抑えることができ、コンピュ
ータシステムの面積効率の向上を可能にしたという顕著
な効果を奏する。
【図１】本発明の原理図である割込み要求回路のブロッ
ク図の例示である。
ク図の例示である。
【図２】本発明における作用説明図で、図１の割込み要
求回路におけるグループ化の状況を例示するブロック図
である。
求回路におけるグループ化の状況を例示するブロック図
である。
【図３】本発明の実施例のコンピュータシステムにおけ
る割込み要求回路のブロック図である。
る割込み要求回路のブロック図である。
【図４】（ａ）及び（ｂ）は夫々、図３の実施例におけ
るグループ化信号生成部の内部レジスタにロードされる
グループ化信号の構成を示すブロック図である。
るグループ化信号生成部の内部レジスタにロードされる
グループ化信号の構成を示すブロック図である。
【図５】図３の実施例における割込み要求のフロー図で
ある。
ある。
【図６】従来の割込み要求回路の一例を示すブロック図
である。
である。
【図７】従来の割込み要求回路の別の例を示すブロック
図である。
図である。
１：グループ化信号生成部 ２：割込み要求信号グループ化部 ３：割込み制御回路（割込み制御ブロック） Ｇｎ：グループ化信号 IRQI1〜IRQIn：割込み要求信号 IRQO1〜IRQO8：グループ割込み信号 ＩＲ：割込み要求
Claims (5)
- 【請求項１】ソフトウェアを介して生成されるグループ
化信号（Ｇｎ）を出力するグループ化信号生成部（１）
と、 複数の割込み要求信号（ＩＲＱＩ１〜ＩＲＱＩｎ）を入
力として受け、該割込み要求信号（ＩＲＱＩ１〜ＩＲＱ
Ｉｎ）を、前記グループ化信号（Ｇｎ）を介してグルー
プ化してグループ割込み信号（ＩＲＱＯ１〜ＩＲＱＯ
８）として出力する割込み要求信号グループ化部（２）
と、 前記グループ割込み信号（ＩＲＱＯ１〜ＩＲＱＯ８）を
入力として受け、一の該グループ割込み信号がアクティ
ブとなったときコンピュータに割込み要求（ＩＲ）を出
力する割込み制御回路（３）とを備えることを特徴とす
るコンピュータシステム。 - 【請求項２】前記グループ化信号生成部（１）、割込み
要求信号グループ化部（２）及び割込み制御回路（３）
が一のＬＳＩチップに配されることを特徴とする請求項
１記載のコンピュータシステム。 - 【請求項３】前記グループ化信号（Ｇｎ）が、前記割込
み要求信号（ＩＲＱＩ１〜ＩＲＱＩｎ）の一つを選択す
る選択信号と、該選択された割込み要求信号が所属する
グループを指定するグループ指定信号と、前記選択され
た割込み要求信号の前記グループ内における優先順位を
指定する優先順位指定信号とを含むことを特徴とする請
求項１又は２記載のコンピュータシステム。 - 【請求項４】前記割込み要求信号グループ化部（２）
は、前記割込み要求（ＩＲ）が出力された後、アクティ
ブである前記割込み要求信号のアドレスの内優先順位の
高い割込み要求信号のアドレスを出力することを特徴と
する請求項３記載のコンピュータシステム。 - 【請求項５】前記割込み要求信号グループ化部（２）
は、前記各割込み要求信号（ＩＲＱＩ１〜ＩＲＱＩｎ）
に対応して、少なくとも当該割込み要求信号が所属する
グループを指定する信号が格納されるグループ情報レジ
スタ（２１〜２ｎ）を備えることを特徴とする請求項１
乃至４の一に記載のコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24154891A JPH0581040A (ja) | 1991-09-20 | 1991-09-20 | コンピユータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24154891A JPH0581040A (ja) | 1991-09-20 | 1991-09-20 | コンピユータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581040A true JPH0581040A (ja) | 1993-04-02 |
Family
ID=17076000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24154891A Withdrawn JPH0581040A (ja) | 1991-09-20 | 1991-09-20 | コンピユータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581040A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0812436A1 (en) * | 1995-03-01 | 1997-12-17 | Intel Corporation | Interrupt steering for a computer system |
| JP2002055830A (ja) * | 2000-05-29 | 2002-02-20 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
| JP2009205458A (ja) * | 2008-02-28 | 2009-09-10 | Kyocera Corp | 電子機器 |
| JP2010033590A (ja) * | 2000-05-29 | 2010-02-12 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
| US9582438B2 (en) | 2013-03-18 | 2017-02-28 | Fujitsu Limited | Method and apparatus for identifying cause of interrupt |
-
1991
- 1991-09-20 JP JP24154891A patent/JPH0581040A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0812436A1 (en) * | 1995-03-01 | 1997-12-17 | Intel Corporation | Interrupt steering for a computer system |
| EP0812436A4 (en) * | 1995-03-01 | 1999-07-28 | Intel Corp | MANAGEMENT OF INTERRUPTION REQUESTS IN A COMPUTER SYSTEM |
| JP2002055830A (ja) * | 2000-05-29 | 2002-02-20 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
| JP2010033590A (ja) * | 2000-05-29 | 2010-02-12 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
| JP2009205458A (ja) * | 2008-02-28 | 2009-09-10 | Kyocera Corp | 電子機器 |
| US9582438B2 (en) | 2013-03-18 | 2017-02-28 | Fujitsu Limited | Method and apparatus for identifying cause of interrupt |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |