JPH06110821A - データ転送システム - Google Patents
データ転送システムInfo
- Publication number
- JPH06110821A JPH06110821A JP25857292A JP25857292A JPH06110821A JP H06110821 A JPH06110821 A JP H06110821A JP 25857292 A JP25857292 A JP 25857292A JP 25857292 A JP25857292 A JP 25857292A JP H06110821 A JPH06110821 A JP H06110821A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- input
- data transfer
- output device
- semaphore
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 ソフトウェアでＣＰＵナンバーの値を意識す
ることなく入出力装置とＣＰＵとの間でＤＭＡ転送が可
能とし、また、入出力装置の数やＣＰＵボードの数を意
識することなく必要な入出力装置を組合せることでマル
チＣＰＵシステムを容易に構成することができるデータ
転送システムを提供する。 【構成】 複数のＣＰＵ５がバス４で結合されたデータ
転送システムにおいて、ＣＰＵ５内に自己のＣＰＵナン
バーを設定し読み出し可能なレジスタ７を備え、入出力
装置３内に処理中のＣＰＵナンバーを記憶するセマフォ
１０と、このセマフォ１０に記憶されているＣＰＵナン
バーに対応したＣＰＵのローカルメモリアドレスに変換
するアドレス変換回路１１と、前記ＣＰＵ５によりデー
タ転送条件がセットされ前記アドレス変換回路１１を制
御するＤＭＡコントローラ１２とを備え、入出力装置と
ＣＰＵとの間でＤＭＡ転送する。
ることなく入出力装置とＣＰＵとの間でＤＭＡ転送が可
能とし、また、入出力装置の数やＣＰＵボードの数を意
識することなく必要な入出力装置を組合せることでマル
チＣＰＵシステムを容易に構成することができるデータ
転送システムを提供する。 【構成】 複数のＣＰＵ５がバス４で結合されたデータ
転送システムにおいて、ＣＰＵ５内に自己のＣＰＵナン
バーを設定し読み出し可能なレジスタ７を備え、入出力
装置３内に処理中のＣＰＵナンバーを記憶するセマフォ
１０と、このセマフォ１０に記憶されているＣＰＵナン
バーに対応したＣＰＵのローカルメモリアドレスに変換
するアドレス変換回路１１と、前記ＣＰＵ５によりデー
タ転送条件がセットされ前記アドレス変換回路１１を制
御するＤＭＡコントローラ１２とを備え、入出力装置と
ＣＰＵとの間でＤＭＡ転送する。
Description
【０００１】
【産業上の利用分野】本発明は、複数のＣＰＵがバス結
合されたマルチＣＰＵシステムにおいて、ＣＰＵと入出
力装置との間でデータを転送するデータ転送システムに
関する。
合されたマルチＣＰＵシステムにおいて、ＣＰＵと入出
力装置との間でデータを転送するデータ転送システムに
関する。
【０００２】
【従来の技術】図２は従来のデータ転送システムを示し
ている。図２に示すデータ転送システムにおいては、Ｃ
ＰＵボード２０上にＣＰＵ２３とＤＭＡコントローラ２
５とローカルメモリ２４とインターフェイス２６および
これらを接続するローカルバス２７が設けられている。
前記ＣＰＵボード２０のインターフェイス２６には、デ
ータバス２９を介して共通メモリ２１が接続されてい
る。
ている。図２に示すデータ転送システムにおいては、Ｃ
ＰＵボード２０上にＣＰＵ２３とＤＭＡコントローラ２
５とローカルメモリ２４とインターフェイス２６および
これらを接続するローカルバス２７が設けられている。
前記ＣＰＵボード２０のインターフェイス２６には、デ
ータバス２９を介して共通メモリ２１が接続されてい
る。
【０００３】ＣＰＵ２３が入出力装置２２とのデータ転
送を行う場合、まず共通メモリ２１上のセマフォ２８に
より、入出力装置２２の排他制御を行う。入出力装置２
２が独占的に獲得できた状態でＣＰＵ２３はＣＰＵボー
ド２０上のＤＭＡコントローラ２５にデータ転送条件を
セットすると共に入出力装置２２へデータ転送起動を行
う。入出力装置２２を独占的に獲得してないＣＰＵ２３
は、ＣＰＵボード２０上のＤＭＡコントローラ２５を動
作禁止状態にセットする。入出力装置２２からＤＭＡ制
御信号３０が出力されると、全ＣＰＵボード２０のＤＭ
Ａコントローラ２５に通知されるが、データ転送条件を
セットしたＣＰＵボード２０のみ受けつけられ、ＤＭＡ
転送を行なう。
送を行う場合、まず共通メモリ２１上のセマフォ２８に
より、入出力装置２２の排他制御を行う。入出力装置２
２が独占的に獲得できた状態でＣＰＵ２３はＣＰＵボー
ド２０上のＤＭＡコントローラ２５にデータ転送条件を
セットすると共に入出力装置２２へデータ転送起動を行
う。入出力装置２２を独占的に獲得してないＣＰＵ２３
は、ＣＰＵボード２０上のＤＭＡコントローラ２５を動
作禁止状態にセットする。入出力装置２２からＤＭＡ制
御信号３０が出力されると、全ＣＰＵボード２０のＤＭ
Ａコントローラ２５に通知されるが、データ転送条件を
セットしたＣＰＵボード２０のみ受けつけられ、ＤＭＡ
転送を行なう。
【０００４】
【発明が解決しようとする課題】この従来のデータ転送
システムでは、ＣＰＵボード内にＤＭＡコントローラを
設けたため、複数の入出力装置を同時に制御する場合、
入出力装置の数だけＤＭＡコントローラを追加する必要
があり、また、１つのＤＭＡコントローラで複数の入出
力装置を制御する場合、入出力装置間の待合せ処理を行
う必要があり、十分なデータ転送能力を得られないとい
う問題がある。
システムでは、ＣＰＵボード内にＤＭＡコントローラを
設けたため、複数の入出力装置を同時に制御する場合、
入出力装置の数だけＤＭＡコントローラを追加する必要
があり、また、１つのＤＭＡコントローラで複数の入出
力装置を制御する場合、入出力装置間の待合せ処理を行
う必要があり、十分なデータ転送能力を得られないとい
う問題がある。
【０００５】本発明の課題は、ソフトウェアでＣＰＵナ
ンバーの値を意識することなく入出力装置とＣＰＵとの
間でＤＭＡ転送が可能とし、また、入出力装置の数やＣ
ＰＵボードの数を意識することなく必要な入出力装置を
組合せることでマルチＣＰＵシステムを容易に構成する
ことができるデータ転送システムを提供することにあ
る。
ンバーの値を意識することなく入出力装置とＣＰＵとの
間でＤＭＡ転送が可能とし、また、入出力装置の数やＣ
ＰＵボードの数を意識することなく必要な入出力装置を
組合せることでマルチＣＰＵシステムを容易に構成する
ことができるデータ転送システムを提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明によれば、複数の
ＣＰＵがバスで結合されたデータ転送システムにおい
て、ＣＰＵ内に自己のＣＰＵナンバーを設定し読み出し
可能なレジスタを備え、入出力装置内に処理中のＣＰＵ
ナンバーを記憶するセマフォと、このセマフォに記憶さ
れているＣＰＵナンバーに対応したＣＰＵのローカルメ
モリアドレスに変換するアドレス変換回路と、前記ＣＰ
Ｕによりデータ転送条件がセットされ前記アドレス変換
回路を制御するＤＭＡコントローラとを備え、入出力装
置とＣＰＵとの間でＤＭＡ転送することを特徴とするデ
ータ転送システムが得られる。
ＣＰＵがバスで結合されたデータ転送システムにおい
て、ＣＰＵ内に自己のＣＰＵナンバーを設定し読み出し
可能なレジスタを備え、入出力装置内に処理中のＣＰＵ
ナンバーを記憶するセマフォと、このセマフォに記憶さ
れているＣＰＵナンバーに対応したＣＰＵのローカルメ
モリアドレスに変換するアドレス変換回路と、前記ＣＰ
Ｕによりデータ転送条件がセットされ前記アドレス変換
回路を制御するＤＭＡコントローラとを備え、入出力装
置とＣＰＵとの間でＤＭＡ転送することを特徴とするデ
ータ転送システムが得られる。
【０００７】
【実施例】次に本発明の実施例を図面に基いて詳細に説
明する。図１は本発明の実施例を示すブロック図であ
る。図１に示すように、ＣＰＵボード１，２上にＣＰＵ
５とローカルメモリ６とＣＰＵナンバーレジスタ７とイ
ンターフェイス８およびこれらを接続するローカルバス
９が設けられている。前記ＣＰＵボード１，２のインタ
ーフェイス８には、データバス４を介して入出力装置３
が接続されている。この入出力装置３は、セマフォ１０
と、このセマフォ１０に接続されたアドレス生成回路１
１と、このアドレス生成回路１１を制御するＤＭＡコン
トローラ１２と、前記セマフォ１０とアドレス生成回路
１１とデータバス４に接続されたインタフェース８とを
具備している。
明する。図１は本発明の実施例を示すブロック図であ
る。図１に示すように、ＣＰＵボード１，２上にＣＰＵ
５とローカルメモリ６とＣＰＵナンバーレジスタ７とイ
ンターフェイス８およびこれらを接続するローカルバス
９が設けられている。前記ＣＰＵボード１，２のインタ
ーフェイス８には、データバス４を介して入出力装置３
が接続されている。この入出力装置３は、セマフォ１０
と、このセマフォ１０に接続されたアドレス生成回路１
１と、このアドレス生成回路１１を制御するＤＭＡコン
トローラ１２と、前記セマフォ１０とアドレス生成回路
１１とデータバス４に接続されたインタフェース８とを
具備している。
【０００８】各ＣＰＵボード１，２上のＣＰＵ５は、入
出力装置３を使用する場合入出力装置３上のセマフォ１
０をチェックし、リセット状態であれば、自己のＣＰＵ
ナンバーレジスタ７の値をセマフォ１０にセットすると
共に入出力装置３上のＤＭＡコントローラ１２にデータ
転送条件をセットする。入出力装置３にてＤＭＡ転送要
求が発生すると、セマフォ１０にセットされたＣＰＵナ
ンバーに対応してアドレス生成回路１１でデータバス４
上のローカルメモリアドレスに変換され出力する。ＣＰ
Ｕボード１，２ではＣＰＵナンバーレジスタ７の値によ
り、データバス４上のアドレス空間から、自己のローカ
ルメモリ６へのアクセスか否かを判断し、該当するＣＰ
Ｕボード１，２のみ許可し、入出力装置３とローカルメ
モリ６との間でＤＭＡ転送を行なう。
出力装置３を使用する場合入出力装置３上のセマフォ１
０をチェックし、リセット状態であれば、自己のＣＰＵ
ナンバーレジスタ７の値をセマフォ１０にセットすると
共に入出力装置３上のＤＭＡコントローラ１２にデータ
転送条件をセットする。入出力装置３にてＤＭＡ転送要
求が発生すると、セマフォ１０にセットされたＣＰＵナ
ンバーに対応してアドレス生成回路１１でデータバス４
上のローカルメモリアドレスに変換され出力する。ＣＰ
Ｕボード１，２ではＣＰＵナンバーレジスタ７の値によ
り、データバス４上のアドレス空間から、自己のローカ
ルメモリ６へのアクセスか否かを判断し、該当するＣＰ
Ｕボード１，２のみ許可し、入出力装置３とローカルメ
モリ６との間でＤＭＡ転送を行なう。
【０００９】本発明の構成では入出力装置３内にＣＰＵ
ナンバーをセットするセマフォ１０とＤＭＡＣ１２及び
アドレス生成回路１１を有するため、各入出力装置毎に
データ転送条件をセットすることが可能となり、同時に
複数の入出力装置３と、ＣＰＵボードとの間でＤＭＡ転
送を行うことができる。
ナンバーをセットするセマフォ１０とＤＭＡＣ１２及び
アドレス生成回路１１を有するため、各入出力装置毎に
データ転送条件をセットすることが可能となり、同時に
複数の入出力装置３と、ＣＰＵボードとの間でＤＭＡ転
送を行うことができる。
【００１０】
【発明の効果】本発明は、自己のＣＰＵナンバーレジス
タの内容を入出力装置内のセマフォにＣＰＵナンバーを
セットすることで自己のＣＰＵのローカルメモリアクセ
スを可能とするアドレスを生成するから、ソフトウェア
でＣＰＵナンバーの値を意識することなく入出力装置と
ＣＰＵとの間でＤＭＡ転送が可能となる。また、本発明
は、入出力装置の数やＣＰＵボードの数を意識すること
なく必要な入出力装置を組合せることで、マルチＣＰＵ
システムを容易に構成することができる。
タの内容を入出力装置内のセマフォにＣＰＵナンバーを
セットすることで自己のＣＰＵのローカルメモリアクセ
スを可能とするアドレスを生成するから、ソフトウェア
でＣＰＵナンバーの値を意識することなく入出力装置と
ＣＰＵとの間でＤＭＡ転送が可能となる。また、本発明
は、入出力装置の数やＣＰＵボードの数を意識すること
なく必要な入出力装置を組合せることで、マルチＣＰＵ
システムを容易に構成することができる。
【図１】本発明の１実施例を示すブロック図である。
【図２】従来のデータ転送システムを示すブロック図で
ある。
ある。
１，２，２０ ＣＰＵボード ３，２２ 入出力装置 ４，２９ データバス ５，２３ ＣＰＵ ６，２４ ローカルメモリ ７ ＣＰＵナンバーレジスタ ８，２６ インタフェース ９，２７ ローカルバス １０，２８ セマフォ １１ アドレス生成回路 ２１ 共通メモリ ２５ ＤＭＡコントローラ ３０ ＤＭＡ制御信号
Claims (1)
- 【請求項１】 複数のＣＰＵがバスで結合されたデータ
転送システムにおいて、ＣＰＵ内に自己のＣＰＵナンバ
ーを設定し読み出し可能なレジスタを備え、入出力装置
内に処理中のＣＰＵナンバーを記憶するセマフォと、こ
のセマフォに記憶されているＣＰＵナンバーに対応した
ＣＰＵのローカルメモリアドレスに変換するアドレス変
換回路と、前記ＣＰＵによりデータ転送条件がセットさ
れ前記アドレス変換回路を制御するＤＭＡコントローラ
とを備え、入出力装置とＣＰＵとの間でＤＭＡ転送する
ことを特徴とするデータ転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25857292A JP3183311B2 (ja) | 1992-09-28 | 1992-09-28 | データ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25857292A JP3183311B2 (ja) | 1992-09-28 | 1992-09-28 | データ転送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06110821A true JPH06110821A (ja) | 1994-04-22 |
| JP3183311B2 JP3183311B2 (ja) | 2001-07-09 |
Family
ID=17322112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25857292A Expired - Fee Related JP3183311B2 (ja) | 1992-09-28 | 1992-09-28 | データ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3183311B2 (ja) |
-
1992
- 1992-09-28 JP JP25857292A patent/JP3183311B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3183311B2 (ja) | 2001-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010328 |
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