JPS6217878Y2 - - Google Patents
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- Publication number
- JPS6217878Y2 JPS6217878Y2 JP1986016683U JP1668386U JPS6217878Y2 JP S6217878 Y2 JPS6217878 Y2 JP S6217878Y2 JP 1986016683 U JP1986016683 U JP 1986016683U JP 1668386 U JP1668386 U JP 1668386U JP S6217878 Y2 JPS6217878 Y2 JP S6217878Y2
- Authority
- JP
- Japan
- Prior art keywords
- access
- priority
- cpu
- control circuit
- request
- Prior art date
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- Expired
Links
- 239000013256 coordination polymer Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【考案の詳細な説明】
本考案はアクセス制御装置、特に複数のアクセ
ス要求装置からのアクセスに対する処理装置での
優先順位制御回路に関する。
ス要求装置からのアクセスに対する処理装置での
優先順位制御回路に関する。
複数のアクセス要求装置例えば複数のCPUか
らのメモリアクセス要求に対する処理装置（本例
ではメモリ制御ユニツトMCU）での優先順位制
御（どの装置からのリクエストを先に受付けるか
の決定をする）回路は、アクセス情報を受け取る
ポートと呼ばれる回路と、バンクビジーおよび各
種禁止条件を入れて優先順位を決定する回路と、
該回路で決定されたポートを選ぶセレクト信号を
発生する回路とにより構成されるのが普通であ
る。これらの回路は直列に接続され、制御される
が、これらを物理的機能単位（プリント板、LSI
チツプなど）で作成する場合は各装置に専用に各
別に構成され、結線される。
らのメモリアクセス要求に対する処理装置（本例
ではメモリ制御ユニツトMCU）での優先順位制
御（どの装置からのリクエストを先に受付けるか
の決定をする）回路は、アクセス情報を受け取る
ポートと呼ばれる回路と、バンクビジーおよび各
種禁止条件を入れて優先順位を決定する回路と、
該回路で決定されたポートを選ぶセレクト信号を
発生する回路とにより構成されるのが普通であ
る。これらの回路は直列に接続され、制御される
が、これらを物理的機能単位（プリント板、LSI
チツプなど）で作成する場合は各装置に専用に各
別に構成され、結線される。
これを第１図で説明すると、１０は優先順位制
御回路でポート部１０ａ、優先判定部及びセレク
ト信号発生部１０ｂからなる。通常、優先順位制
御回路１０は１種１個では、作成不可能なため例
えば、ポート部１０ａは１枚のプリント板に搭載
され、優先判定部とセレクト信号発生部も１枚の
プリント板に搭載されるなら優先順位制御回路１
０は２種２枚の異なるプリント板からなる。ポー
ト部１０ａは多数のポートＰを備え、これらに第
１、第２の中央処理ユニツトCPU0，CPU1からの
リクエスト・バリツド（リクエスト有効）REQV
およびオペレーシヨンコードOPC、バンク
（CPUのメモリ読出しデータは一旦MCUのバツフ
アに入るが、そのバツフア）アドレスBA、およ
びMCU内部で発生されるバンクビジー信号BBが
入力される。ポート部１０ａはまたオペコード変
換器１２ａ，１２ｂ、バンクビジーチエツカー１
４ａ，１４ｂ、およびセレクタ１６ａ，１６ｂを
備え、優先およびセレクタ信号発生部１０ｂへ
CPU0，CPU1からのオペコードOPCおよびリク
エスト・バリツドREQV、およびチエツカー１４
ａ，１４ｂの出力を入力する。優先回路１０ｂは
これらの入力情報およびパイプラインをCPUよ
り優先して使用するためなどの各種禁止条件INH
に従つて受付けるべきCPUを決定し、ポート部
１０ａおよび制御ポート部２０の各セレクタ１６
ａ，１６ｂ，２０ａ，２０ｂへセレクト信号SS
を送り、また制御パイプCPへリクエストバリツ
ドREQVおよび制御情報CI（連続処理する場合そ
の１番目、２番目などを示す情報）を送る。ポー
ト部１０ａは信号発生部１０ｂからのセレクト信
号SSを受けてセレクタ１６ａ，１６ｂを作動さ
せ、制御、アドレス各パイプラインCP，APへオ
ペコードOPCおよびバンクアドレスBAを送出す
る。これらの制御、アドレス各パイプライン
CP，APへはセレクタ２０ａ，２０ｂからの制御
情報CIおよびアドレス情報AIも送られ、これら
の情報およびアドレスなどが入力順に該パイプラ
インCP，APを流れて処理される。
御回路でポート部１０ａ、優先判定部及びセレク
ト信号発生部１０ｂからなる。通常、優先順位制
御回路１０は１種１個では、作成不可能なため例
えば、ポート部１０ａは１枚のプリント板に搭載
され、優先判定部とセレクト信号発生部も１枚の
プリント板に搭載されるなら優先順位制御回路１
０は２種２枚の異なるプリント板からなる。ポー
ト部１０ａは多数のポートＰを備え、これらに第
１、第２の中央処理ユニツトCPU0，CPU1からの
リクエスト・バリツド（リクエスト有効）REQV
およびオペレーシヨンコードOPC、バンク
（CPUのメモリ読出しデータは一旦MCUのバツフ
アに入るが、そのバツフア）アドレスBA、およ
びMCU内部で発生されるバンクビジー信号BBが
入力される。ポート部１０ａはまたオペコード変
換器１２ａ，１２ｂ、バンクビジーチエツカー１
４ａ，１４ｂ、およびセレクタ１６ａ，１６ｂを
備え、優先およびセレクタ信号発生部１０ｂへ
CPU0，CPU1からのオペコードOPCおよびリク
エスト・バリツドREQV、およびチエツカー１４
ａ，１４ｂの出力を入力する。優先回路１０ｂは
これらの入力情報およびパイプラインをCPUよ
り優先して使用するためなどの各種禁止条件INH
に従つて受付けるべきCPUを決定し、ポート部
１０ａおよび制御ポート部２０の各セレクタ１６
ａ，１６ｂ，２０ａ，２０ｂへセレクト信号SS
を送り、また制御パイプCPへリクエストバリツ
ドREQVおよび制御情報CI（連続処理する場合そ
の１番目、２番目などを示す情報）を送る。ポー
ト部１０ａは信号発生部１０ｂからのセレクト信
号SSを受けてセレクタ１６ａ，１６ｂを作動さ
せ、制御、アドレス各パイプラインCP，APへオ
ペコードOPCおよびバンクアドレスBAを送出す
る。これらの制御、アドレス各パイプライン
CP，APへはセレクタ２０ａ，２０ｂからの制御
情報CIおよびアドレス情報AIも送られ、これら
の情報およびアドレスなどが入力順に該パイプラ
インCP，APを流れて処理される。
このように従来方式では優先順位制御回路１０
へ全アクセス要求装置からのオペコード、リクエ
ストバリツド、バンクアドレスなどが一括入力さ
れ、こゝで受付可のアクセス要求装置が決定され
る。この優先順位制御回路は専用回路であつて、
アクセス要求装置の個数が変ればそれに応じて変
更されたものに切換える必要があり、汎用性がな
い。
へ全アクセス要求装置からのオペコード、リクエ
ストバリツド、バンクアドレスなどが一括入力さ
れ、こゝで受付可のアクセス要求装置が決定され
る。この優先順位制御回路は専用回路であつて、
アクセス要求装置の個数が変ればそれに応じて変
更されたものに切換える必要があり、汎用性がな
い。
本考案はかゝる点を改善し、各アクセス要求装
置に使用でき、アクセス要求装置が２台なら２
個、３台なら３個用いるだけで優先順位決定を行
なうことができる、融通性の高い、量産に向く制
御回路を提供しようとするものである。即ち本考
案は、複数のアクセス要求装置からのアクセス要
求に対する制御装置において、優先順位制御回路
を各アクセス要求装置に対して使用できる同じ構
成の汎用型ユニツトとし、かゝる優先順位制御回
路を各アクセス要求装置に１対１対応させて設
け、該優先順位制御回路は対応する各アクセス要
求装置からのアクセスを同時に受け取り、該制御
装置には、同時に複数のアクセス要求が存在し、
各優先順位制御回路間の結線はアクセス要求が該
優先順位制御回路に存在することを示す信号のみ
転送し合うよう構成したことを特徴とするが、次
に実施例を参照しながらこれを詳細に説明する。
置に使用でき、アクセス要求装置が２台なら２
個、３台なら３個用いるだけで優先順位決定を行
なうことができる、融通性の高い、量産に向く制
御回路を提供しようとするものである。即ち本考
案は、複数のアクセス要求装置からのアクセス要
求に対する制御装置において、優先順位制御回路
を各アクセス要求装置に対して使用できる同じ構
成の汎用型ユニツトとし、かゝる優先順位制御回
路を各アクセス要求装置に１対１対応させて設
け、該優先順位制御回路は対応する各アクセス要
求装置からのアクセスを同時に受け取り、該制御
装置には、同時に複数のアクセス要求が存在し、
各優先順位制御回路間の結線はアクセス要求が該
優先順位制御回路に存在することを示す信号のみ
転送し合うよう構成したことを特徴とするが、次
に実施例を参照しながらこれを詳細に説明する。
第２図は本考案の実施例を示す。図示のように
本考案では優先順位回路を各CPUに共通に使用
できる汎用型とし、それを各CPUに１対１対応
させて設ける。１０Ａ，１０Ｂがそれで、これら
はCPU0，CPU1用である。CPUがCPU2，CPU3
……と多数ある場合は第４図に示すようにこれら
のユニツト１０Ａ，１０Ｂを３個，４個……設け
る。各制御回路ユニツト１０Ａ，１０Ｂのポート
部はCPUからのOPC，REQV，BA各信号および
本回路が設けられる装置MCUからのBB信号を持
つ。なおポートはフリツプフロツプ回路からな
る。オペレーシヨンコード変換器１２ａ等および
バンクビジーチエツカー１４ａ等は第１図と同じ
であるが勿論一系統分のみ設けられる。従つてセ
レクタ１６ａ，１６ｂはなく、代りにセレクト信
号SSにより開閉されてOPC，BA信号の送出を許
可、禁止するゲート２２ａ，２４ａ等を持つ。優
先判定に必要な他方のCPUからのREQV信号は
インターリンクl1，l2により相手側制御回路へ転
送される。
本考案では優先順位回路を各CPUに共通に使用
できる汎用型とし、それを各CPUに１対１対応
させて設ける。１０Ａ，１０Ｂがそれで、これら
はCPU0，CPU1用である。CPUがCPU2，CPU3
……と多数ある場合は第４図に示すようにこれら
のユニツト１０Ａ，１０Ｂを３個，４個……設け
る。各制御回路ユニツト１０Ａ，１０Ｂのポート
部はCPUからのOPC，REQV，BA各信号および
本回路が設けられる装置MCUからのBB信号を持
つ。なおポートはフリツプフロツプ回路からな
る。オペレーシヨンコード変換器１２ａ等および
バンクビジーチエツカー１４ａ等は第１図と同じ
であるが勿論一系統分のみ設けられる。従つてセ
レクタ１６ａ，１６ｂはなく、代りにセレクト信
号SSにより開閉されてOPC，BA信号の送出を許
可、禁止するゲート２２ａ，２４ａ等を持つ。優
先判定に必要な他方のCPUからのREQV信号は
インターリンクl1，l2により相手側制御回路へ転
送される。
第３図は第２図のCPU0側の制御回路ユニツト
１０Ａの詳細を示す図である。CPU0からの
REQV，BA，外部オペコードEOPCが入力する
ポートはスキユー（SKEW）ドライバ３０の出
力で制御され、該ドライバ３０は内部ポートビジ
ー信号IPBおよびクロツクCLKにより制御され
る。CPUからのリクエストをポートに受けた
ら、それが本回路で処理されてパイプラインへ送
出され、MCUでリクエストの処理が開始される
迄は次のリクエストは受付けられないが、スキユ
ードライバ３０はポートＰに対してかゝる制御を
行なわせる。フリツプフツプ３２はCPU0 REQV
を受けるポートＰの出力でセツトされて該信号
IPBを生じ、該リクエストがMCUで処理を開始
されるとリセツトされて該信号IPBを消滅させ
る。CPUからのオペレーシヨンコードは詳しく
は外部（エクスターナル）オペレーシヨンコード
EOPCと呼ばれ、これは変換回路１２ａで内部
（インターナル）処理用のオペレーシヨンコード
IOPCに変換される。PRIO＃１は他の（CPU1側
の）チツプからの入力で、この入力があるとこれ
はCPU1がリクエストを上げたことを示す。入力
FIXは本チツプがCPU0用かCPU1用かを示すもの
で、例えば“０”にセツトされて前者を、“１”
にセツトされて後者を示す。Ｈ／Ｃ（ホツトアン
ドコールド）は“０”か“１”をセツトされ、例
えば前者のときはCPU0が優先、後者のときCPU1
が優先であることを示す。これは自局で書込みを
行ない、自局系のリクエストが処理されることに
なつたら次は他局系が優先処理されるようにす
る。禁止条件INHのCPU0 PRIO INHはCPU0が
優先しては不可のときにオンになり、PRIO INH
はCPU0もCPU1も優先をとつては不可のときにオ
ンになる。バンクビジーチエツカー１４ａは
PLA（プラスアドレス）部からのバンクアドレ
スおよびバンクビジー信号BBを受け、リクエス
トされたバンクがアクセスできるか否かをチエツ
クする。ブロツクリクエスト（連続処理要求）の
ときは先頭アドレスのみ取込んで、後続するバン
クアドレスは順次＋１して自己で発生するが、演
算ユニツト３４、セレクタ３６、およびPLAは
このアドレス発生用の回路である。フリツプフロ
ツプ３８はこのブロツクリクエスト時にセツトさ
れ、またフリツプフロツプ４０はシングルリクエ
ストのときセツトされる。またＦ REQはシン
グルリクエストやブロツクリクエストの最初の優
先（プライオリテイ）がとれたことを示す制御情
報であり、Ｌ REQはブロツクリクエストの最
後のプライオリテイがとれたことを示す制御情報
であり、いずれも制御パイプラインCPへ送られ
る。
１０Ａの詳細を示す図である。CPU0からの
REQV，BA，外部オペコードEOPCが入力する
ポートはスキユー（SKEW）ドライバ３０の出
力で制御され、該ドライバ３０は内部ポートビジ
ー信号IPBおよびクロツクCLKにより制御され
る。CPUからのリクエストをポートに受けた
ら、それが本回路で処理されてパイプラインへ送
出され、MCUでリクエストの処理が開始される
迄は次のリクエストは受付けられないが、スキユ
ードライバ３０はポートＰに対してかゝる制御を
行なわせる。フリツプフツプ３２はCPU0 REQV
を受けるポートＰの出力でセツトされて該信号
IPBを生じ、該リクエストがMCUで処理を開始
されるとリセツトされて該信号IPBを消滅させ
る。CPUからのオペレーシヨンコードは詳しく
は外部（エクスターナル）オペレーシヨンコード
EOPCと呼ばれ、これは変換回路１２ａで内部
（インターナル）処理用のオペレーシヨンコード
IOPCに変換される。PRIO＃１は他の（CPU1側
の）チツプからの入力で、この入力があるとこれ
はCPU1がリクエストを上げたことを示す。入力
FIXは本チツプがCPU0用かCPU1用かを示すもの
で、例えば“０”にセツトされて前者を、“１”
にセツトされて後者を示す。Ｈ／Ｃ（ホツトアン
ドコールド）は“０”か“１”をセツトされ、例
えば前者のときはCPU0が優先、後者のときCPU1
が優先であることを示す。これは自局で書込みを
行ない、自局系のリクエストが処理されることに
なつたら次は他局系が優先処理されるようにす
る。禁止条件INHのCPU0 PRIO INHはCPU0が
優先しては不可のときにオンになり、PRIO INH
はCPU0もCPU1も優先をとつては不可のときにオ
ンになる。バンクビジーチエツカー１４ａは
PLA（プラスアドレス）部からのバンクアドレ
スおよびバンクビジー信号BBを受け、リクエス
トされたバンクがアクセスできるか否かをチエツ
クする。ブロツクリクエスト（連続処理要求）の
ときは先頭アドレスのみ取込んで、後続するバン
クアドレスは順次＋１して自己で発生するが、演
算ユニツト３４、セレクタ３６、およびPLAは
このアドレス発生用の回路である。フリツプフロ
ツプ３８はこのブロツクリクエスト時にセツトさ
れ、またフリツプフロツプ４０はシングルリクエ
ストのときセツトされる。またＦ REQはシン
グルリクエストやブロツクリクエストの最初の優
先（プライオリテイ）がとれたことを示す制御情
報であり、Ｌ REQはブロツクリクエストの最
後のプライオリテイがとれたことを示す制御情報
であり、いずれも制御パイプラインCPへ送られ
る。
この考案の優先順位制御回路によれば次のよう
に利点が得られる。即ち、本回路ユニツトは汎用
型であつてアクセス要求装置の個数だけ設けるこ
とにより当該複数のアクセス要求装置に対する優
先制御を行なうことができるので極めて融通性が
高く、また量産可能なのでコスト低減が図れる。
従来方式においては、複数のアクセス要求装置に
対する優先順位制御回路が１種１個では作成不可
能でこのためポート部と優先およびセレクト信号
発生部の２種２個に分けたとすると、REQV信号
に着目するとこれはポート部からチツプクロスし
て優先部へ伝達され、そこで作られたセレクト信
号がポート部へ入力され、優先のとれたCPUの
オペコードやバンクアドレスを選択してそれらを
制御パイプラインやアドレスパイプラインにセツ
トし、処理を実行することになるので、REQV信
号からみてチツプクロスが３回行なわれて制御パ
イプラインにセツトされたことになる。これに対
して本考案ではREQV信号がチツプクロスを１回
するだけで制御パイプにセツトされるため、従来
より速く伝達できることになり、処理装置のサイ
クルタイムを速いサイクルタイムに設定すること
ができる。また本考案では従来方式よりチツプ間
でやりとりする信号数が少ないのでピン数制限の
ある集積回路において本考案の方が有利である。
に利点が得られる。即ち、本回路ユニツトは汎用
型であつてアクセス要求装置の個数だけ設けるこ
とにより当該複数のアクセス要求装置に対する優
先制御を行なうことができるので極めて融通性が
高く、また量産可能なのでコスト低減が図れる。
従来方式においては、複数のアクセス要求装置に
対する優先順位制御回路が１種１個では作成不可
能でこのためポート部と優先およびセレクト信号
発生部の２種２個に分けたとすると、REQV信号
に着目するとこれはポート部からチツプクロスし
て優先部へ伝達され、そこで作られたセレクト信
号がポート部へ入力され、優先のとれたCPUの
オペコードやバンクアドレスを選択してそれらを
制御パイプラインやアドレスパイプラインにセツ
トし、処理を実行することになるので、REQV信
号からみてチツプクロスが３回行なわれて制御パ
イプラインにセツトされたことになる。これに対
して本考案ではREQV信号がチツプクロスを１回
するだけで制御パイプにセツトされるため、従来
より速く伝達できることになり、処理装置のサイ
クルタイムを速いサイクルタイムに設定すること
ができる。また本考案では従来方式よりチツプ間
でやりとりする信号数が少ないのでピン数制限の
ある集積回路において本考案の方が有利である。
第１図は従来例を示すブロツク図、第２図は本
考案の実施例を示すブロツク図、第３図は第１図
の一部を詳細に示すブロツク図、第４図は多数の
アクセス要求装置がある場合に本考案を適用した
例を示すブロツク図である。 図面で１０Ａ，１０Ｂは優先順位制御回路ユニ
ツト、CPUはアクセス要求装置、Ｐはポート、
l1，l2はユニツト相互を結ぶ配線である。
考案の実施例を示すブロツク図、第３図は第１図
の一部を詳細に示すブロツク図、第４図は多数の
アクセス要求装置がある場合に本考案を適用した
例を示すブロツク図である。 図面で１０Ａ，１０Ｂは優先順位制御回路ユニ
ツト、CPUはアクセス要求装置、Ｐはポート、
l1，l2はユニツト相互を結ぶ配線である。
Claims (1)
- 複数のアクセス要求装置からのアクセス要求に
対する制御装置において、優先順位制御回路を各
アクセス要求装置に対して使用できる同じ構成の
汎用型ユニツトとし、かゝる優先順位制御回路を
各アクセス要求装置に１対１対応させて設け、該
優先順位制御回路は対応する各アクセス要求装置
からのアクセスを同時に受け取り、該制御装置に
は、同時に複数のアクセス要求が存在し、各優先
順位制御回路間の結線はアクセス要求が該優先順
位制御回路に存在することを示す信号のみ転送し
合うよう構成したことを特徴とするアクセス制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986016683U JPS6217878Y2 (ja) | 1986-02-07 | 1986-02-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986016683U JPS6217878Y2 (ja) | 1986-02-07 | 1986-02-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61133845U JPS61133845U (ja) | 1986-08-21 |
| JPS6217878Y2 true JPS6217878Y2 (ja) | 1987-05-08 |
Family
ID=30503685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986016683U Expired JPS6217878Y2 (ja) | 1986-02-07 | 1986-02-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6217878Y2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS529336A (en) * | 1975-07-04 | 1977-01-24 | Ibm | Data processor system |
| JPS52106656A (en) * | 1976-03-04 | 1977-09-07 | Nec Corp | Priority control circuit |
| JPS5386140A (en) * | 1977-01-08 | 1978-07-29 | Mitsubishi Electric Corp | Automatic altering device for priority |
-
1986
- 1986-02-07 JP JP1986016683U patent/JPS6217878Y2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS529336A (en) * | 1975-07-04 | 1977-01-24 | Ibm | Data processor system |
| JPS52106656A (en) * | 1976-03-04 | 1977-09-07 | Nec Corp | Priority control circuit |
| JPS5386140A (en) * | 1977-01-08 | 1978-07-29 | Mitsubishi Electric Corp | Automatic altering device for priority |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61133845U (ja) | 1986-08-21 |
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