JPS59148943A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS59148943A JPS59148943A JP2326683A JP2326683A JPS59148943A JP S59148943 A JPS59148943 A JP S59148943A JP 2326683 A JP2326683 A JP 2326683A JP 2326683 A JP2326683 A JP 2326683A JP S59148943 A JPS59148943 A JP S59148943A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/22—Arrangements for sorting or merging computer data on continuous record carriers, e.g. tape, drum, disc
- G06F7/24—Sorting, i.e. extracting data from one or more carriers, rearranging the data in numerical or other ordered sequence, and rerecording the sorted data on the original carrier or on a different carrier or set of carriers sorting methods in general
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータをソーティングして蓄積するソーティン
グ専用のメモリ回路に関する。
グ専用のメモリ回路に関する。
従来例の構成とその問題点
従来、データを大小関係によってソーティングする場合
、ソフトウェアでデータの大小を調べて並べ換えを行な
うのが一般的であった。近年、ソ。
、ソフトウェアでデータの大小を調べて並べ換えを行な
うのが一般的であった。近年、ソ。
−ティング専用のハードウェアが各拙提案されているが
、ソーティングに要する時間が短かく（データを入力し
終えた時点でソーティングが完成しているものが最も速
い。）、回路構成が簡単でハードウェアで実現し易いも
のは見られなかった。
、ソーティングに要する時間が短かく（データを入力し
終えた時点でソーティングが完成しているものが最も速
い。）、回路構成が簡単でハードウェアで実現し易いも
のは見られなかった。
特に最近ＬＳＩの集積度が上がり、ＬＳＩ実現できる構
成のものも提案されてきた。例えば、第１図のパイプラ
インバルブソートのようなものがある。
成のものも提案されてきた。例えば、第１図のパイプラ
インバルブソートのようなものがある。
第１図において、四角で表示されたものは基本となるセ
ルを表イ〕シ、セル中にはデータが保持される。データ
は矢印の方向に流れ、時刻０において外部からの入力が
始まる。各セルでは現在自ら保持するデータと前段から
の入力とを比較し、小さい方を保持し他は後段へ送る。
ルを表イ〕シ、セル中にはデータが保持される。データ
は矢印の方向に流れ、時刻０において外部からの入力が
始まる。各セルでは現在自ら保持するデータと前段から
の入力とを比較し、小さい方を保持し他は後段へ送る。
つまり時刻１で最前段のセルはデータ１を保持し新しい
入力とじてデータ８が入っている。１と８では１の方が
小さいから、時刻２では１をそのままデータとして残し
、８は後段へ送る。以下時刻と共にデータが入力され、
各セルにデータが前段から後段へ小さい順序にソーティ
ングされて、時刻８で全データのソートが完了する。こ
の方法ではデータ数をＮとすると、データの比較回路が
（Ｎ−１）個必要で、ソーティング完了までの時間は（
２Ｎ−２）サイクル要する。カスケードにセルが結合さ
れており、まださほど複雑な動作ではないのでＬＳＩで
実現するには都合のよい構成であるが、データを入力し
終えてから（Ｎ−２）サイクルしないとソーティングが
完了しない。
入力とじてデータ８が入っている。１と８では１の方が
小さいから、時刻２では１をそのままデータとして残し
、８は後段へ送る。以下時刻と共にデータが入力され、
各セルにデータが前段から後段へ小さい順序にソーティ
ングされて、時刻８で全データのソートが完了する。こ
の方法ではデータ数をＮとすると、データの比較回路が
（Ｎ−１）個必要で、ソーティング完了までの時間は（
２Ｎ−２）サイクル要する。カスケードにセルが結合さ
れており、まださほど複雑な動作ではないのでＬＳＩで
実現するには都合のよい構成であるが、データを入力し
終えてから（Ｎ−２）サイクルしないとソーティングが
完了しない。
このように、ＬＳＩで実現しやすくかつデータが入力し
終えた時点でソーティングが完成しているようなハード
ウェアは従来なかった。
終えた時点でソーティングが完成しているようなハード
ウェアは従来なかった。
発明の目的
本発明は、データの並列比較・実時間ソーティングによ
って、高速なソーティング操作を可能にすることを目的
とする。
って、高速なソーティング操作を可能にすることを目的
とする。
発明の構成
上記目的を達成するために、本発明は、カスケードに接
続する前段メモリ回路および後段メモリ回路との間でデ
ータの転送を行なうメモリ部と、データを比較する際に
比較の対象とする部分位置を指定するための外部からの
入力信号に基づいて、上記メモリ部に保持されているデ
ータと外部のデータバス上のデータとの間で指定された
位置の内容について大小を判定し、比較結果信号を内部
および上記後段メモリ回路へ出力する比較器と、外部か
らデータ書き込み信号が入力されると上記比較結果信号
と上記前段メモリ回路から入力される比較結果信号とを
もとに所定の基準に従って、上記メモリ部が現在自己が
保持しているデータを継続して保持するか、上記データ
バス上のデータを取り込むか、上記前段メモリ回路が保
持しているデータを取り込むかの制御を行ない、外部か
らデータ読み出し信号が入力された時には上記後段メモ
リ回路が保持しているデータを上記メモリ部に取り込ま
せる制御部とからなり、カスケード接続してデータのソ
ーティング用メモリを構成したもので、１書き込みサイ
クルでソーティングでき、高速ソーティングが可能とな
り、しかもソーティングするビット位置やフィールドを
指定してデータをソーティングでき、多様なソーティン
グが可能となる。
続する前段メモリ回路および後段メモリ回路との間でデ
ータの転送を行なうメモリ部と、データを比較する際に
比較の対象とする部分位置を指定するための外部からの
入力信号に基づいて、上記メモリ部に保持されているデ
ータと外部のデータバス上のデータとの間で指定された
位置の内容について大小を判定し、比較結果信号を内部
および上記後段メモリ回路へ出力する比較器と、外部か
らデータ書き込み信号が入力されると上記比較結果信号
と上記前段メモリ回路から入力される比較結果信号とを
もとに所定の基準に従って、上記メモリ部が現在自己が
保持しているデータを継続して保持するか、上記データ
バス上のデータを取り込むか、上記前段メモリ回路が保
持しているデータを取り込むかの制御を行ない、外部か
らデータ読み出し信号が入力された時には上記後段メモ
リ回路が保持しているデータを上記メモリ部に取り込ま
せる制御部とからなり、カスケード接続してデータのソ
ーティング用メモリを構成したもので、１書き込みサイ
クルでソーティングでき、高速ソーティングが可能とな
り、しかもソーティングするビット位置やフィールドを
指定してデータをソーティングでき、多様なソーティン
グが可能となる。
実施例の説明
以下、本発明の一実施例を図に従って貴イ千説明する。
第２図は、本発明の基本構成を表わす。
第２図において、０υはメモリ部、０のは比較器、（至
）は制御部、ＤＢは外部から入ってくるデータバス、Ｓ
ｉはメモリ部０やが後段のメモリ回路のメモリ部とデー
タをやりとりするだめの信号線、Ｓ ｉ−１はカスケー
ド接続する前段メモリ回路のメモリ部とデータをやりと
りするための信号線、ＣＮＴ″ＲＬはメモリ部ａのを制
御するために制御部（ハ）から出力される信号線である
。この構成がひとつのメモリ回路であり、これがカスケ
ードに前後に複数個接続されることによってソーティン
グ用のメモリとなる。
）は制御部、ＤＢは外部から入ってくるデータバス、Ｓ
ｉはメモリ部０やが後段のメモリ回路のメモリ部とデー
タをやりとりするだめの信号線、Ｓ ｉ−１はカスケー
ド接続する前段メモリ回路のメモリ部とデータをやりと
りするための信号線、ＣＮＴ″ＲＬはメモリ部ａのを制
御するために制御部（ハ）から出力される信号線である
。この構成がひとつのメモリ回路であり、これがカスケ
ードに前後に複数個接続されることによってソーティン
グ用のメモリとなる。
データ線５ｉ−１とＳ＋、信号ＣＨ−ｔ とＣｉはそ
れぞれ同等のものであり、添字ｉ−１はカスケードに接
続された前段のメモリ回路との間の信号線であることを
表わす。
れぞれ同等のものであり、添字ｉ−１はカスケードに接
続された前段のメモリ回路との間の信号線であることを
表わす。
第８図は、第２図における制御部Ｏｊがメモリ部αυを
制御する時の基準を描いたフローチャートである。
制御する時の基準を描いたフローチャートである。
また第４図は、第２図のメモリ回路を複数個カスケード
接続してデータのソーティング用メモリを構成したもの
である。Ｍｌ １Ｍ２ ’・・・９Ｍｎがそれぞ−れ第
２図のメモリ回路である。
接続してデータのソーティング用メモリを構成したもの
である。Ｍｌ １Ｍ２ ’・・・９Ｍｎがそれぞ−れ第
２図のメモリ回路である。
第２図のメモリ回路の動作を述べる。外部に設けられた
ＣＰＵ等からデータを書き込む時、まずデータバスＤＢ
上に書き込むデータ■）ｘをのせ、データ書き込み信号
ＷＴを送る。比較器０躇は、メモリ部０υが保持してい
るデータＤｉとデータバス上のデータＤｘを比較し、そ
の結果を比較結果信号Ｃｉで出力している。データＴ′
）１は読み出し動作時以外は信号線Ｓｊを通じて比較器
（２）へ入力されている。ここで、データの比較は全デ
ータ幅で行なうこともできるが、データの部分位置に関
して比較することができる。外部からの入力信号５ＬＣ
Ｔによって比較すべきデータの部分位置が指定され、比
較器（イ）はその情報に基づいてデータの対象ビット位
置についてのみ大小の比較をする。信号５ＬＣＴは、比
較を行なうビット位置を指定してもよいし、予めデータ
をいくつかのフィールドに分けて考えて１おき、そのフ
ィールドを指定するということにしてもよい。
ＣＰＵ等からデータを書き込む時、まずデータバスＤＢ
上に書き込むデータ■）ｘをのせ、データ書き込み信号
ＷＴを送る。比較器０躇は、メモリ部０υが保持してい
るデータＤｉとデータバス上のデータＤｘを比較し、そ
の結果を比較結果信号Ｃｉで出力している。データＴ′
）１は読み出し動作時以外は信号線Ｓｊを通じて比較器
（２）へ入力されている。ここで、データの比較は全デ
ータ幅で行なうこともできるが、データの部分位置に関
して比較することができる。外部からの入力信号５ＬＣ
Ｔによって比較すべきデータの部分位置が指定され、比
較器（イ）はその情報に基づいてデータの対象ビット位
置についてのみ大小の比較をする。信号５ＬＣＴは、比
較を行なうビット位置を指定してもよいし、予めデータ
をいくつかのフィールドに分けて考えて１おき、そのフ
ィールドを指定するということにしてもよい。
制御部（至）には、この比較結果信号Ｃ４と前段のメモ
リ回路で同様にしてデータを比較した結果を出力した比
較結果信号Ｃ１−１とが入力されている。
リ回路で同様にしてデータを比較した結果を出力した比
較結果信号Ｃ１−１とが入力されている。
制御部０１は、データ書き込み信号ＷＴが入力されると
、信号Ｃｉと信号Ｃ１−１をもとにメモリ部αηを制御
する。この制御の手順は、データをどう並べるかによっ
て異なっているが、今ここではデータを最前段が一番大
きく後段へいくにつれ小さくなるように並べるものとす
る。制御部（至）は、データバスＤＢ上のデータＤｘが
メモリ部０ルのデータＩ）ｉより小さい時は何もしない
。従ってメモリ部Ｏｐは現在のデータＤｉを継続して保
持する。データバスＤＢ上のデータＤＸの方がメモリ部
ａυのデータＩ）ｉより大きい場合には、前段のメモリ
回路の比較結果によって制御部（至）の動作が異なる。
、信号Ｃｉと信号Ｃ１−１をもとにメモリ部αηを制御
する。この制御の手順は、データをどう並べるかによっ
て異なっているが、今ここではデータを最前段が一番大
きく後段へいくにつれ小さくなるように並べるものとす
る。制御部（至）は、データバスＤＢ上のデータＤｘが
メモリ部０ルのデータＩ）ｉより小さい時は何もしない
。従ってメモリ部Ｏｐは現在のデータＤｉを継続して保
持する。データバスＤＢ上のデータＤＸの方がメモリ部
ａυのデータＩ）ｉより大きい場合には、前段のメモリ
回路の比較結果によって制御部（至）の動作が異なる。
前段のメモリ部のデー々Ｄｉ−１がデータバスＤＢ上の
データＤｘより大きい場合には、制御部０３は信号ＣＮ
ＴＲＬを通じてメモリ部０υにデータバスＤＢＪ二のデ
ータＤｘを取り込ませる。
データＤｘより大きい場合には、制御部０３は信号ＣＮ
ＴＲＬを通じてメモリ部０υにデータバスＤＢＪ二のデ
ータＤｘを取り込ませる。
一方、前段のメモリ部のデータＤｉ−１がデータバスＤ
Ｂ上のデータｌ）ｘより大きくない場合には、制御部０
３は信号ＣＮＴＲＬを通じてメモリ部θυにデータ線５
ｉ−１上に出力されているデータＤｉｌを取り込ませる
。
Ｂ上のデータｌ）ｘより大きくない場合には、制御部０
３は信号ＣＮＴＲＬを通じてメモリ部θυにデータ線５
ｉ−１上に出力されているデータＤｉｌを取り込ませる
。
このような第２図のメモリ回路を第４図のようにカスケ
ードに接続すると、データのソーティング用メモリを構
成することができる。メモリ回路Ｍｉ−１のデータＤｉ
−１より小さくメモリ回路Ｍ１のデータＤｉより大きい
データＤｘを書き込む時、メモリ回路Ｍｉ−１はそのま
ま現在のデータＤｉ−１を保持し、メモリ回路Ｍｉはデ
ータバスＩ）Ｂ上のデータＤＸを取り込み、メモリ回路
Ｍｉ＋１以後の段のメモリ回路は一段前のメモリ回路の
保持していたデータを取り込むことでデータをシフトさ
せる。これでデータをシフトさせる。これでデータを大
小関係に従って配列できる。
ードに接続すると、データのソーティング用メモリを構
成することができる。メモリ回路Ｍｉ−１のデータＤｉ
−１より小さくメモリ回路Ｍ１のデータＤｉより大きい
データＤｘを書き込む時、メモリ回路Ｍｉ−１はそのま
ま現在のデータＤｉ−１を保持し、メモリ回路Ｍｉはデ
ータバスＩ）Ｂ上のデータＤＸを取り込み、メモリ回路
Ｍｉ＋１以後の段のメモリ回路は一段前のメモリ回路の
保持していたデータを取り込むことでデータをシフトさ
せる。これでデータをシフトさせる。これでデータを大
小関係に従って配列できる。
次に第４図に基づいて読み出しの動作について述べる。
蓄積されたデータは常にソーティングされたグ態にある
から、最前段のメモリ回路Ｍ、から順にデータを読み出
せばよい。データ読み出し信号ＲＤが各メモリ回路に入
力されると、ひとつ後段のメモリ回路の保持するデータ
を取り込む。即ち、メモリ回路Ｍｉはメモリ回路Ｊ＋１
の保持していたデータＤｉ＋１を取り込む。こうすると
、データ読み出し信号ＲＤが１同人るごとにデータは後
段より前段へ一段だけシフトされる。よって、ＣＰＵは
メモリ回路Ｍ、のデータが出力される信号線Ｓ。の内容
をデータ読み出し信号ＲＤを出しながら次々に読んでい
くことができる。
から、最前段のメモリ回路Ｍ、から順にデータを読み出
せばよい。データ読み出し信号ＲＤが各メモリ回路に入
力されると、ひとつ後段のメモリ回路の保持するデータ
を取り込む。即ち、メモリ回路Ｍｉはメモリ回路Ｊ＋１
の保持していたデータＤｉ＋１を取り込む。こうすると
、データ読み出し信号ＲＤが１同人るごとにデータは後
段より前段へ一段だけシフトされる。よって、ＣＰＵは
メモリ回路Ｍ、のデータが出力される信号線Ｓ。の内容
をデータ読み出し信号ＲＤを出しながら次々に読んでい
くことができる。
この動作は、第２図の回路では次のようにして行なわれ
る。即ち、データ読出し信号ＲＤが入ると、制御部（至
）はメモリ部Ｑ１へ信号ＣＮＴＲＬを通じて今まで保持
してきたデータＤｉを信号線５ｊ−１へ出力し、次に同
様にして信号線Ｓ、へ出力されている後段メモリ回路が
今まで保持していたデータＤｉ＋１を取り込む動作を行
ない、データをシフトさせる。
る。即ち、データ読出し信号ＲＤが入ると、制御部（至
）はメモリ部Ｑ１へ信号ＣＮＴＲＬを通じて今まで保持
してきたデータＤｉを信号線５ｊ−１へ出力し、次に同
様にして信号線Ｓ、へ出力されている後段メモリ回路が
今まで保持していたデータＤｉ＋１を取り込む動作を行
ない、データをシフトさせる。
以上の記述では、データをメモリ回路の前段から後段へ
大きい順にソーティングしたが、逆に小さい順にソーテ
ィングする場合でも同様である。
大きい順にソーティングしたが、逆に小さい順にソーテ
ィングする場合でも同様である。
ただ比較回路０諺と制御部ａ３によるメモリ部０珍のデ
ータ取り込み制御の基準を次のように変えればよい。デ
ータバスＤＢ上のデータＤｘがメモリ部０１のデータＤ
ｉより大きい時は何もしない。この時、メモリ部０りは
現在のデータＤｉを継続して保持する。データバスＤＢ
上のデータべがメモリ部０１のデータＤｉより小さい時
は、前段のメモリ回路の比較結果によって動作が異なる
。前段のメモリ部のデータＤ４１がデータバスＤＢ上の
データＤ！より小さい場合には、制御部０３は信号ＣＮ
ＴＲＬを通じてメモリ部ａηにデータバスＤＢ上のデー
タＤｘを取り込ませる。
ータ取り込み制御の基準を次のように変えればよい。デ
ータバスＤＢ上のデータＤｘがメモリ部０１のデータＤ
ｉより大きい時は何もしない。この時、メモリ部０りは
現在のデータＤｉを継続して保持する。データバスＤＢ
上のデータべがメモリ部０１のデータＤｉより小さい時
は、前段のメモリ回路の比較結果によって動作が異なる
。前段のメモリ部のデータＤ４１がデータバスＤＢ上の
データＤ！より小さい場合には、制御部０３は信号ＣＮ
ＴＲＬを通じてメモリ部ａηにデータバスＤＢ上のデー
タＤｘを取り込ませる。
また、前段のメモリ部のデータＤｉ−１がデータバスＤ
Ｂ上のデータＤｘより小さくない場合には、制御部０は
信号ＣＮＴＲＬを通じてメモリ部Ｏｐにデータ線５ｉ−
１からデータＪ−１を取り込ませる。
Ｂ上のデータＤｘより小さくない場合には、制御部０は
信号ＣＮＴＲＬを通じてメモリ部Ｏｐにデータ線５ｉ−
１からデータＪ−１を取り込ませる。
ここで新しく書き込むデータＤｘが第４図におけるメモ
リ回路Ｍｉ−１のデータＤ ｆ−１より大きく、メモリ
回路ＭｉのデータＩ）ｉより小さい場合を考えると、こ
のデータへはメモリ回路Ｍｉに取り込まれ、それまでメ
モリ回路Ｍｉに保持されていたデータＤｉはメモリ回路
Ｊ＋１へ移り、以後順に後段へシフトされる。こうして
データは前段から後段へ小さい順にソーティングされる
。
リ回路Ｍｉ−１のデータＤ ｆ−１より大きく、メモリ
回路ＭｉのデータＩ）ｉより小さい場合を考えると、こ
のデータへはメモリ回路Ｍｉに取り込まれ、それまでメ
モリ回路Ｍｉに保持されていたデータＤｉはメモリ回路
Ｊ＋１へ移り、以後順に後段へシフトされる。こうして
データは前段から後段へ小さい順にソーティングされる
。
以上から、全体としての動作を記述する。まずソーティ
ングしたいデータを、ソーティングを行なうビット位置
やフィールドを指定した後、このメモリ回路に書き込ん
でいく。全て書き込み終わると、データ読み出し信号Ｒ
Ｄを次々に出してソーティング結果を読み出す。
ングしたいデータを、ソーティングを行なうビット位置
やフィールドを指定した後、このメモリ回路に書き込ん
でいく。全て書き込み終わると、データ読み出し信号Ｒ
Ｄを次々に出してソーティング結果を読み出す。
なお、ソーティングしているデータがどこまで詰ってい
るか、つまりどのメモリ回路までデータが入っているか
が判かるようにするためには、そのための手段を設けね
ばならない。例えば、イニシャライズで全てリセットし
てしまいデータを０にしてしまってからデータを書き込
んでいくことが考えられる。あるいは、保持するデータ
にフラグを１ビツト付加し、データが入っているか否か
を示させることもできる。またシステムの初期動作時で
なくても、全メモリ回路のデータを一度に消すためのリ
セット信号を加えることもできるようにすることも考え
られる。
るか、つまりどのメモリ回路までデータが入っているか
が判かるようにするためには、そのための手段を設けね
ばならない。例えば、イニシャライズで全てリセットし
てしまいデータを０にしてしまってからデータを書き込
んでいくことが考えられる。あるいは、保持するデータ
にフラグを１ビツト付加し、データが入っているか否か
を示させることもできる。またシステムの初期動作時で
なくても、全メモリ回路のデータを一度に消すためのリ
セット信号を加えることもできるようにすることも考え
られる。
さらに、第５図のようなソーティングメモリを構成する
ことも考えられる。第５図において、ａ◆はレジスタで
あり、ソーティングの条件を書き込むのに使用され、ア
ドレスも割り当てられている。
ことも考えられる。第５図において、ａ◆はレジスタで
あり、ソーティングの条件を書き込むのに使用され、ア
ドレスも割り当てられている。
信号５ＬＣＴは前述したように、データのうちソーティ
ングの対象となる部分位置を指定するものであり、信号
ＤＩＲはソーティングを大きい順に行なうか小さい順に
行なうかを指定するものである。
ングの対象となる部分位置を指定するものであり、信号
ＤＩＲはソーティングを大きい順に行なうか小さい順に
行なうかを指定するものである。
メモリ回路は、この信号ＤＩＲの指示に従ってデータの
ソーティング方向を変える。信号ＤＩＲは、第２図の回
路における制御部ａ１に入ってデータ書き込み時のデー
タ転送の基準を切り替えるか、あるいは比較器的に入っ
て比較結果信号Ｃｉの出力のしかたを変えるかして、デ
ータの並ぶ大小の方向を変えさせる。レジスタｏ４には
、この信号５ＬＣＴと信号ＤＩＲを指定するためのデー
タが書き込まれる。
ソーティング方向を変える。信号ＤＩＲは、第２図の回
路における制御部ａ１に入ってデータ書き込み時のデー
タ転送の基準を切り替えるか、あるいは比較器的に入っ
て比較結果信号Ｃｉの出力のしかたを変えるかして、デ
ータの並ぶ大小の方向を変えさせる。レジスタｏ４には
、この信号５ＬＣＴと信号ＤＩＲを指定するためのデー
タが書き込まれる。
このレジスタ０４のアドレス選択信号が信号ＳＡ、であ
り、ＣＰＵからの書き込みタイミング信号ＣＰＵＷと両
方の入力によって、ＣＰＵからレジスタａ４へデータが
書き込まれる。メモリへの書き込み、ソーティング結果
の睨み出しもひとつのアドレスに対するアクセスの形で
行なう。第５図における（＋５はメモリ制御回路であり
、このソーティング用メモリを選択するアドレス選択信
号ＳＡｏが入力されている時に、ＣＰＵからの書き込み
タイミング信号ＣＰＵＷがくるとデータ書き込み信号Ｗ
Ｔを出力し、ＣＰＵからの読み出しタイミング信号ＣＰ
ＵＲが入力されると、データ読み出し信号ＲＤを出力す
る。
り、ＣＰＵからの書き込みタイミング信号ＣＰＵＷと両
方の入力によって、ＣＰＵからレジスタａ４へデータが
書き込まれる。メモリへの書き込み、ソーティング結果
の睨み出しもひとつのアドレスに対するアクセスの形で
行なう。第５図における（＋５はメモリ制御回路であり
、このソーティング用メモリを選択するアドレス選択信
号ＳＡｏが入力されている時に、ＣＰＵからの書き込み
タイミング信号ＣＰＵＷがくるとデータ書き込み信号Ｗ
Ｔを出力し、ＣＰＵからの読み出しタイミング信号ＣＰ
ＵＲが入力されると、データ読み出し信号ＲＤを出力す
る。
第５図の構成を持つソーティング用メモリを使用する時
の手順について記す。まずＣＰＵは、レジスタ０４へデ
ータをソーティングする時の条件を書き込む。即ち、デ
ータのどの位置に注目してソーティングさせるか、大小
関係のどの順でソーティングするかである。次にソーテ
ィングしたいデータをこのメモリに次々と書き込む（同
じアドレスに全て書き込む）。全データを書き１終えた
ところで、次は同じアドレスからデータを読み出す操作
をくり返すと、ソーティングし終ったデータを指定した
ソーティング順序で読み出すことができる。
の手順について記す。まずＣＰＵは、レジスタ０４へデ
ータをソーティングする時の条件を書き込む。即ち、デ
ータのどの位置に注目してソーティングさせるか、大小
関係のどの順でソーティングするかである。次にソーテ
ィングしたいデータをこのメモリに次々と書き込む（同
じアドレスに全て書き込む）。全データを書き１終えた
ところで、次は同じアドレスからデータを読み出す操作
をくり返すと、ソーティングし終ったデータを指定した
ソーティング順序で読み出すことができる。
発明の効果
以上本発明のメモリ回路をカスケード接続して構成した
ソーティング専用のメモリは、データバス上にのったこ
れから書き込もうとするデータと今まで保持してきたデ
ータの大小比較およびデータの取り込みを各メモリ回路
ごとに並行して行なうので、１書き込みサイクルでソー
ティングでき、高速ソーティングが可能となる。またソ
ーティングするビット位置やフィールドを指定してデー
タをソーティングできるので多様なソーティングが可能
である。
ソーティング専用のメモリは、データバス上にのったこ
れから書き込もうとするデータと今まで保持してきたデ
ータの大小比較およびデータの取り込みを各メモリ回路
ごとに並行して行なうので、１書き込みサイクルでソー
ティングでき、高速ソーティングが可能となる。またソ
ーティングするビット位置やフィールドを指定してデー
タをソーティングできるので多様なソーティングが可能
である。
１１１図は従来ＪｌＩＩを表わす図、第２図は掌発明の
基本構成図、第８図はデータ書き込み舞の各メモリ回路
の動作を示したフローチャート図、第４図はｆｓ２図の
メモリ回路をカスケード接続した構成図、＠５図はソー
ティング用のメモリを実現する一実施例の構成図である
。 ０η・・・メモリ部、（至）・・・比較器、ａト・・制
御部、０４・・・レジスタ、０９・・・メモリ制御回路
、（Ｍ＋）〜（Ｍｎ）・・・メモリ回路、（ＤＢ）・・
・データバス 代理人 森本義弘 第１図 泊投←−一一→棧反 第２図 第３図 テ′−ｙ＊々込））４言苦Ｗ丁従クク 第４図 第Ｓ図
基本構成図、第８図はデータ書き込み舞の各メモリ回路
の動作を示したフローチャート図、第４図はｆｓ２図の
メモリ回路をカスケード接続した構成図、＠５図はソー
ティング用のメモリを実現する一実施例の構成図である
。 ０η・・・メモリ部、（至）・・・比較器、ａト・・制
御部、０４・・・レジスタ、０９・・・メモリ制御回路
、（Ｍ＋）〜（Ｍｎ）・・・メモリ回路、（ＤＢ）・・
・データバス 代理人 森本義弘 第１図 泊投←−一一→棧反 第２図 第３図 テ′−ｙ＊々込））４言苦Ｗ丁従クク 第４図 第Ｓ図
Claims (1)
- 【特許請求の範囲】 １、 カスケードに持続する前段メモリ回路および後段
メモリ回路との間でデータの転送を行なうメモリ部と、
データを比較する際に比較の対象とする部分位置を指定
するための外部からの入力刊号に基づいて、上記メモリ
部に保持されているデータと外部のデータバス上のゲー
タとの間で指定された位置の内容について大小を判定し
、比較、浩果信号を内部および上記後段メモリ回路へ出
力する比較器と、外部からデータ書き込み信号が人力さ
れると上記比較結果信号と上記前段メモリ回路から入力
される比較結果信号とをもとに所定の基準に従って、上
記メモリ部が現在自己が保持しているデータを継続して
保持するか、上記データバス上のデータを取り込むか、
上記前段メモリ回路が保持しているデータを取り込むか
の制御を行ない、外部からデータ読み出し信号が入力さ
れた時には上記後段メモリ回路が保持しているデータを
上記メモリ部に取り込ませる制御部とからなり、カスケ
ード接続してデータのソーティング用メモリを構成した
メモリ回路。 ２、制御部の所定の基準を、現在自己の保持しているデ
ータの指定された位置の内容がデータバス上のデータの
指定され１こ位置の内容より大きい時は現在自己の保持
しているデータを継続して保持し、現在自己の保持して
いるデータの指定された位置の内容がデータバス上のデ
ータの指定された位置の内容より小さい時は、前段メモ
リ回路の保持しているデータの指定された位置の内容が
データバス上のデータの指定された位置の内容より小さ
い場合前段メモリ回路の保持しているデータを取り込み
、前段メモリ回路の保持しているデータの指定された位
置の内容がデータバス上のデータの指定された位置の内
容より大きい場合データバストのデータを取り込むよう
にしたことを特徴とする特許請求の範囲第１項記載のメ
モリ回路。 ３．制御部の所定の基準を、現在自己の保持しているデ
ータの指定された位置の内容がデータバス上のデータの
指定された位置の内、ｊより小さい時は現在自己の保持
しているデータを継続して沫持し、現在自己の保持して
いるデータの指定さｎた位置の内容がデータバス上のデ
ータの指定された位置の内容より大きい時は、前段メモ
リ回路の保持しているデータの指定された位置の内容が
データバス上のデータの指定された位置の内容より大き
い場合前段メモリ回路の保持しているデータを取り込み
、前段メモリ回路の保持しているデータの指定された位
置の内容がデータバス上のデータの指定された位置の内
容より小さい場合データバス上のデータを取り込むよう
にしたことを特徴とする特許請求の範囲第１項記載のメ
モリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326683A JPS59148943A (ja) | 1983-02-14 | 1983-02-14 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326683A JPS59148943A (ja) | 1983-02-14 | 1983-02-14 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59148943A true JPS59148943A (ja) | 1984-08-25 |
Family
ID=12105794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2326683A Pending JPS59148943A (ja) | 1983-02-14 | 1983-02-14 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148943A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318434A (ja) * | 1986-07-10 | 1988-01-26 | Nec Corp | デ−タ処理装置 |
| EP0441533A2 (en) * | 1990-02-09 | 1991-08-14 | Hewlett-Packard Company | Apparatus for sorting and storing data |
| EP1459466A1 (en) * | 2001-12-27 | 2004-09-22 | Interdigital Technology Corporation | Insertion sorter |
-
1983
- 1983-02-14 JP JP2326683A patent/JPS59148943A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318434A (ja) * | 1986-07-10 | 1988-01-26 | Nec Corp | デ−タ処理装置 |
| EP0441533A2 (en) * | 1990-02-09 | 1991-08-14 | Hewlett-Packard Company | Apparatus for sorting and storing data |
| EP1459466A1 (en) * | 2001-12-27 | 2004-09-22 | Interdigital Technology Corporation | Insertion sorter |
| EP1459466A4 (en) * | 2001-12-27 | 2005-01-26 | Interdigital Tech Corp | INSERTION TRACKER |
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