JPS61182136A

JPS61182136A - デ−タ流待ち合せ回路

Info

Publication number: JPS61182136A
Application number: JP2114185A
Authority: JP
Inventors: Masao Iwashita; 岩下　正雄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-02-06
Filing date: 1985-02-06
Publication date: 1986-08-14
Anticipated expiration: 2009-06-08
Also published as: JPH0644296B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明はデータフロー処理装置に関し、任意の順序で到
達した複数のデータ流の待ち合せを行い、一組となるデ
ータが全て到達した時点で整列して一斉に出力するデー
タ流待ち合せ回路に関する。

（従来技術）従来、データフロー処理装置において、例えば、特開昭
５８−７０３６０号公報に記載されているように、２種
類の相違なるデータ流の待ち合せを行う、２項キューメ
モリがある。これを開いてメモリへの書きこみを行う場
合、そのアドレス値とデータ値とを待ち合せ、メモリ書
きこみ回路に出力する必要があった。大容量のメモリを
用いた場合、そのアドレス値のビット１１１が広くなり
、これを２回に分けて別々のデータ流として生成しなく
てはならず、この２つのアドレス値とデータ値との待ち
合せが必要となった。３つのデータ流の待ち合せを行う
ため、予め２つに分けたアドレス値の上位側をメモリ書
きこみ回路のレジスタにセットしておき、下位側のアド
レス値とデータ値の待ち合せを２項キューメモリにより
行い、下位側のアドレス値の到着時点でメモリに書きこ
みを行う方法がとられていた。この方法は、上位側のア
ドレス値がほとんど変化しない場合にはよいが、頻繁に
変化する処理に対しては、同期をとるのが困難となって
いた。また２項キューメモリを組み合わせて待ち合せを
行うと、処理が順序的となるため、パイプライン的な並
行処理ができず、パイプラインに空きが生じ、パフォー
マンスを劣化させ、データの制御を複雑にするという欠
点を有していた。

（発明の目的）本発明の目的は、３種類のデータ流の待ち合せを行ない
、データ駆動制御方式のプロセッサの下で、高速に実行
しうるデータ流の待ち合せ回路を提ｆＪＩ２することに
ある。

（発明の構成）本発明の回路は、一連のデータからなり、個々に識別番
号を持つデータ流を処理するデータフロー処理装置にお
いて、データ値とデータ識別番号とからなる入力データ
をパイプラインクロックに同期してラッチし、１クロッ
ク間保持しておく入力レジスタと、前記入力レジスタに
ラッチされたデータ値を貯えておくメモリと、前記入力
レジスタにラッチされたデータ識別番号を入力し、前記
メモリへアドレス値及び読み出し書きこみの切換信号を
出力すると共に外部回路へ有効フラグ信号を出力する制
御部と、前記メモリからの読み出しデータ値及び入力レ
ジスタにラッチされたデータ値の並びかえを行うマルチ
プレクサとを含んで構成される。

（実施例）次に本発明の実施例について図面を参照して詳細に説明
する。第１図は本発明の一実施例を示すブロック図であ
る。第１図のデータ流待ち合せ回路は外部から入力され
るデータ値１０１、データ流識別番号１０２をパイプラ
インクロック１０３に同期してラッチし、それぞれ信号
１０４．１０５とする入力レジスタ１と、データ値１０
４を書きこみデータ、制御信号１０６が１”のときアド
レス１０７に書きこみを行い、制御信号１０６が“０″
のときアドレス１０７により読み出して信号１１０とす
るメモリ２と、信号１０９をアドレスとしてアクセスさ
れ、制御信号１０８が″′１パのときデータ値１０４を
書きこみ、制御信号１０８が′０′′のとき読み出しを
行い信号１１１とするメモリ３と、入力レジスタにラッ
チされたデータ流識別番号１０５を入力し、メモリ２，
３に対しそれぞれアドレス値１０７．１０９、書きこみ
読み出し制御信号１０６．１０８を出力し、更にマルチ
プレクサ５．６．７に対しその切換え選択信号１１２゜
１１３、１１４を出力し、外部回路に対し出力データが
有効であるとき°１″、無効であるとき１１０１８とな
る有効フラグ信号１１５を出力する制御部４と、データ
値１１０゜１１１、１０４のうち、選択信号１１２．１
１３．１１４の値に応じ１つを選択して１１６〜１１８
に出力するマルチプレクサ５、６．．７とを含んで構成
される。

；：：実施例はパイプ・ライン方式により制御されたデ
ータフロー処理装置の一モジュールとして構成され、相
異なる３種類のデータ流識別番号１０２を持つデータが
任意の順序で入力されたとき、そのデータ値１０１をメ
モリ２，３に貯えておき、′相異なる３種類のデータ流
からなる一組が全て到着したとき、メモリ２，３に貯え
られていたデータ値１１０゜１１１と合流れてきたデー
タ値１０４とを、マルチプにフサ５．６．７で順序をデ
ータ流識別番号により予め定まっている順序に整列させ
、一組のデータ１１６．１１７゜１１８を同時に外部回
路へ出力する。

具体的には、本発明のデータ流待ち合せ回路の後段に大
容量メモリを接続し、その上位側のアドレス値、下位側
のアドレス値、書きこみデータ値の待ち合せを行う。本
発明のデータ流待ち合せ回路の前段では、上位側アドレ
ス値、下位側アドレス値、データ値等を相異なるデータ
流識別番号に対応づけ、任意の順序で発生させるだけで
よく、自動的に待ち合せが行われ、最初に３種類のデー
タが揃ったものから順に整列されて後段の大容量メモリ
に送られる。

第２図は第１図における制７御部４のより詳細なブロッ
ク図である。第２図の制御部は第１図におけるメモリ２
，３の読み出しアドレスオフセットを貯えておくレジス
タ１４と、各々書きこみアドレスオフセットを貯えてお
くレジスタ１５．１６と、メモリ２，３のベースアドレ
ス値を貯えておくレジスタ１１．１２と、ペースアドレ
スレジスタ１１．１２の出力値及びアドレスオフセット
レジスタ１４．１５．１６の出力値を用いて第１図にお
けるメモリ２，３の実アドレス値１０７．１０９を生成
するマルチプレクサ１７．１８、加算″５２１．２２と
、読み出しアドレスオフセットレジスタ１４、書きこみ
アドレスオフセットレジスタ１５．１６に°゛１″を加
えて更新を行うマルチプレクサ２０、加算器２３と、現
在第１図におけるメモリ２，３の中に貯えられているデ
ータ流の識別番号がそれぞれいかなる値であるか及びデ
ータ流が貯えられているか否か等の内部状態を貯えてお
くメモリ１９、パイプラインクロック１０３に同期して
内部状態のラッチを行うレジスタ１３と、読み出しアド
レスオフセットレジスタ１４の値及び書きこみアドレス
オフセットレジスタ１５．１６の値とを比較し一致して
いるとき“１゛′を出力し、一致しないとき“０″を出
力する比較器２４．２５と、データ流識別番号１０５、
内部状！２０１、比較器２４．２５の出力を入力とし、
レジスタ１４〜１６のラッチ信号、マルチプレクサ２０
の切替信号、マルチプレクサ１７．１８の切替信号、レ
ジスタ１３への入力となる新しい内部状態、第１図にお
けるメモリ２，３の読み出し書きこみ切替信号１０６．
１０８等を出力するゲートアレイ２６とを含み構成され
る。初期状態においてはレジスタ１４．１５゜１６、メ
モリ１９はクリアされ、レジスタ１１．１２には初期値
がセットされているものとする。

最初にデータ流識別番号＃１のデータが到着すると、第
１図におけるメモリ２の中にデータ値が書きこまれ、出
力信号１１６．１１７．１１８が有効であるか無効であ
るかを示す有効フラグ１１５は′０”となり無効である
ことを示す。と同時にメモリ２の書きこみアドレスオフ
セットレジスタ１５の値はインクリメントされ、内部状
態メモリ１９はメモリ２の中に貯えられたデータの種類
がデータ流識別番号＃１のデータであることを示すよう
に更新される。

次に、最初に到着したデータと同一の識別番号＃１のデ
ータが到着したとすると、上と同様にしてメモリ２の中
にそのデータ値が書きこまれ、アドレスや内部状態の更
新が行われるが、最初に到着したデータと相異なる識別
番号＃２のデータが到着したとすると、今度は第１図に
おけるメモリ３の中にデータ値が書きこまれ、有効フラ
グ１１５は″０′”となり、メモリ３の書きこみアドレ
スオフセットレジスタ１６の値はインクリメントされ、
内部状態メモリ１９はメモリ３の中に貯えられたデータ
の種類がデータ流識別番号＃２のデータであることを記
憶する。

以上の動作がくりかえされ、第１図のメモリ２゜３に貯
えられているデータと異なるデータ流識別番号＃３をも
つデータが入力されると、メモリ２，３のそれぞれに貯
えられている先頭のデータが読み出され、読み出しアド
レスオフセットレジスタ１４の値がインクリメントされ
更新されると同時に、メモリ２，３の中に貯えられてい
るデータ個数が０となったかどうかを比較１ｓ２４．２
５の出力より判定し、０となったメモリについては、デ
ータ流識別番号を記憶していた内部状態を変更し、初期
状態即ち何もデータが入っていない状態を戻す。

本実施例ではデータ流の種類が３つの場合について述べ
てきたが、４つ以上の場合にも同様の回路が構成しうる
。

（発明の効果）本発明には、相異なる３種類のデータ流が、任意の順序
で発生されても、それらの間での待ち合せを行うことが
でき、３種類のデータ流が揃ったものから順に、予め定
められたように並びかえが行われて同時に出力されるの
で、非同期的に３種のデータ流を発生されたデータを同
期させて用いることができ、データフロー処理装置にお
いてパフォーマンスを向上させることができ、データ流
の発生も容易になるという効果をもつ。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図における制御部４のより詳細なブロック図である
。１・・・レジスタ　　　　　　２，３・・・メモリ４・
・・制御部５、６．７−・・マルチプレクサ１１．１２
・・・レジスタ１４．１５，１６−・・レジスタ　　１
３・・・レジスタ１９・・・メモリ１７、１８・・・マ
ルチプレクサ２１．２２・・・加算器２０・・・マルチ
プレクサ　　２３・・・加算器２４、２５・・・比較器
　　　　２６・・・ゲートアレイ。保

Claims

【特許請求の範囲】

データフロー処理装置において、入力となるデータをパ
イプラインクロックに同期してサンプルし、１クロック
間その値を保持しておく入力レジスタと、前記入力レジ
スタにラッチされた値の一部を貯えておくメモリと、前
記入力レジスタにラッチされた値の他の一部を入力とし
、前記メモリへアドレス値及び読み出し書きこみの制御
信号を出力すると共に外部回路へ有効フラグ信号を出力
する制御部と、前記メモリからの読み出しデータ値及び
前記入力レジスタにラッチされた値の一部であるデータ
値の中からデータ値を選択するマルチプレクサとから構
成され、任意の順序で到達したデータを種類別に待ち合
せを行い、一組のデータが全て到達した時点で整列して
出力するデータ流待ち合せ回路。