JPH0644296B2 - デ−タ流待ち合せ回路 - Google Patents
デ−タ流待ち合せ回路Info
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- JPH0644296B2 JPH0644296B2 JP2114185A JP2114185A JPH0644296B2 JP H0644296 B2 JPH0644296 B2 JP H0644296B2 JP 2114185 A JP2114185 A JP 2114185A JP 2114185 A JP2114185 A JP 2114185A JP H0644296 B2 JPH0644296 B2 JP H0644296B2
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- Japan
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- data
- value
- memory
- input
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- Expired - Lifetime
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Description
【発明の詳細な説明】 （技術分野） 本発明はデータフロー処理装置に関し、任意の順序で到
達した複数のデータ流の待ち合せを行い、一組となるデ
ータが全て到達した時点で整列して一斎に出力するデー
タ流待ち合せ回路に関する。
達した複数のデータ流の待ち合せを行い、一組となるデ
ータが全て到達した時点で整列して一斎に出力するデー
タ流待ち合せ回路に関する。
（従来技術） 従来、データフロー処理装置において、例えば、特開昭
58-70360号公報に記載されているように、２種類の相違
なるデータ流の待ち合せを行う、２項キューメモリがあ
る。これを開いてメモリへの書きこみを行う場合、その
アドレス値とデータ値とを待ち合せ、メモリ書きこみ回
路に出力する必要があった。大容量のメモリを用いた場
合、そのアドレス値のビット巾が広くなり、これを２回
に分けて別々のデータ流として生成しなくてはならず、
この２つのアドレス値とデータ値との待ち合せが必要と
なった。３つのデータ流の待ち合せを行うため、予め２
つに分けたアドレス値の上位側をメモリ書きこみ回路の
レジスタにセットしておき、下位側のアドレス値とデー
タ値の待ち合せを２項キューメモリにより行い、下位側
のアドレス値の到着時点でメモリに書きこみを行う方法
がとられていた。この方法は、上記側のアドレス値がほ
とんど変化しない場合にはよいが、頻繁に変化する処理
に対しては、同期をとるのが困難となっていた。また２
項キューメモリを組み合わせて待ち合せを行うと、処理
が順序的となるため、パイプライン的な並行処理ができ
ず、パイプラインに空きが生じ、パフォーマンスを劣化
させ、データの制御を複雑にするという欠点を有してい
た。
58-70360号公報に記載されているように、２種類の相違
なるデータ流の待ち合せを行う、２項キューメモリがあ
る。これを開いてメモリへの書きこみを行う場合、その
アドレス値とデータ値とを待ち合せ、メモリ書きこみ回
路に出力する必要があった。大容量のメモリを用いた場
合、そのアドレス値のビット巾が広くなり、これを２回
に分けて別々のデータ流として生成しなくてはならず、
この２つのアドレス値とデータ値との待ち合せが必要と
なった。３つのデータ流の待ち合せを行うため、予め２
つに分けたアドレス値の上位側をメモリ書きこみ回路の
レジスタにセットしておき、下位側のアドレス値とデー
タ値の待ち合せを２項キューメモリにより行い、下位側
のアドレス値の到着時点でメモリに書きこみを行う方法
がとられていた。この方法は、上記側のアドレス値がほ
とんど変化しない場合にはよいが、頻繁に変化する処理
に対しては、同期をとるのが困難となっていた。また２
項キューメモリを組み合わせて待ち合せを行うと、処理
が順序的となるため、パイプライン的な並行処理ができ
ず、パイプラインに空きが生じ、パフォーマンスを劣化
させ、データの制御を複雑にするという欠点を有してい
た。
（発明の目的） 本発明の目的は、３種類のデータ流の待ち合せを行な
い、データ駆動制御方式のプロセッサの下で、高速に実
行しうるデータ流の待ち合せ回路を提供することにあ
る。
い、データ駆動制御方式のプロセッサの下で、高速に実
行しうるデータ流の待ち合せ回路を提供することにあ
る。
（発明の構成） 本発明の回路は、一連のデータからなり、個々に識別番
号を持つデータ流を処理するデータフロー処理装置にお
いて、データ値とデータ識別番号とからなる入力データ
をパイプラインクロックに同期してラッチし、１クロッ
ク間保持しておく入力レジスタと、前記入力レジスタに
ラッチされたデータ値を貯えておくメモリと、前記入力
レジスタにラッチされたデータ識別番号を入力とし、前
記メモリへアドレス値及び読み出し書きこみの切換信号
を出力すると共に外部回路へ有効フラグ信号を出力する
制御部と、前記メモリからの読み出しデータ値及び入力
レジスタにラッチされたデータ値の並びかえを行うマル
チプレクサとを含んで構成される。
号を持つデータ流を処理するデータフロー処理装置にお
いて、データ値とデータ識別番号とからなる入力データ
をパイプラインクロックに同期してラッチし、１クロッ
ク間保持しておく入力レジスタと、前記入力レジスタに
ラッチされたデータ値を貯えておくメモリと、前記入力
レジスタにラッチされたデータ識別番号を入力とし、前
記メモリへアドレス値及び読み出し書きこみの切換信号
を出力すると共に外部回路へ有効フラグ信号を出力する
制御部と、前記メモリからの読み出しデータ値及び入力
レジスタにラッチされたデータ値の並びかえを行うマル
チプレクサとを含んで構成される。
（実施例） 次に本発明の実施例について図面を参照して詳細に説明
する。第１図は本発明の一実施例を示すブロック図であ
る。第１図のデータ流待ち合せ回路は外部から入力され
るデータ値101、データ流識別番号102をパイプラインク
ロック103に同期してラッチし、それぞれ信号104、105
とする入力レジスタ１と、データ値104を書きこみデー
タ、制御信号106が“１”のときアドレス107に書きこみ
を行い、制御信号106が“０”のときアドレス107により
読み出して信号110とするメモリ２と、信号109をアドレ
スとしてアクセスされ、制御信号108が“１”のときデ
ータ値104を書きこみ、制御信号108が“０”のとき読み
出しを行い信号111とするメモリ３と、入力レジスタに
ラッチされたデータ流識別番号105を入力し、メモリ2,3
に対しそれぞれアドレス値107,109、書きこみ読み出し
制御信号106,108を出力し、更にマルチプレクサ5,6,7に
対しその切換え選択信号112,113,114を出力し、外部回
路に対し出力データが有効であるとき“１”、無効であ
るとき“０”となる有効フラグ信号115を出力する制御
部４と、データ値110,111,104のうち、選択信号112,11
3,114の値に応じ１つを選択して116〜118に出力するマ
ルチプレクサ5,6,7とを含んで構成される。
する。第１図は本発明の一実施例を示すブロック図であ
る。第１図のデータ流待ち合せ回路は外部から入力され
るデータ値101、データ流識別番号102をパイプラインク
ロック103に同期してラッチし、それぞれ信号104、105
とする入力レジスタ１と、データ値104を書きこみデー
タ、制御信号106が“１”のときアドレス107に書きこみ
を行い、制御信号106が“０”のときアドレス107により
読み出して信号110とするメモリ２と、信号109をアドレ
スとしてアクセスされ、制御信号108が“１”のときデ
ータ値104を書きこみ、制御信号108が“０”のとき読み
出しを行い信号111とするメモリ３と、入力レジスタに
ラッチされたデータ流識別番号105を入力し、メモリ2,3
に対しそれぞれアドレス値107,109、書きこみ読み出し
制御信号106,108を出力し、更にマルチプレクサ5,6,7に
対しその切換え選択信号112,113,114を出力し、外部回
路に対し出力データが有効であるとき“１”、無効であ
るとき“０”となる有効フラグ信号115を出力する制御
部４と、データ値110,111,104のうち、選択信号112,11
3,114の値に応じ１つを選択して116〜118に出力するマ
ルチプレクサ5,6,7とを含んで構成される。
本実施例はパイプ・ライン方式により制御されたデータ
フロー処理装置の一モジュールとして構成され、相異な
る３種類のデータ流識別番号102を持つデータが任意の
順序で入力されたとき、そのデータ値101をメモリ2,3に
貯えておき、相異なる３種類のデータ流からなる一組が
全て到着したとき、メモリ2,3に貯えられていたデータ
値110,111と今流れてきたデータ値104とを、マルチプレ
クサ5,6,7で順序をデータ流識別番号により予め定まっ
ている順序に整列させ、一組のデータ116,117,118を同
時に外部回路へ出力する。
フロー処理装置の一モジュールとして構成され、相異な
る３種類のデータ流識別番号102を持つデータが任意の
順序で入力されたとき、そのデータ値101をメモリ2,3に
貯えておき、相異なる３種類のデータ流からなる一組が
全て到着したとき、メモリ2,3に貯えられていたデータ
値110,111と今流れてきたデータ値104とを、マルチプレ
クサ5,6,7で順序をデータ流識別番号により予め定まっ
ている順序に整列させ、一組のデータ116,117,118を同
時に外部回路へ出力する。
具体的には、本発明のデータ流待ち合せ回路の後段に大
容量メモリを接続し、その上位側のアドレス値、下位側
のアドレス値、書きこみデータ値の待ち合せを行う。本
発明のデータ流待ち合せ回路の前段では、上位側アドレ
ス値、下位側アドレス値、データ値等を相異なるデータ
流識別番号に対応づけ、任意の順序で発生させるだけで
よく、自動的に待ち合せが行われ、最初に３種類のデー
タが揃ったものから順に整列されて後段の大容量メモリ
に送られる。
容量メモリを接続し、その上位側のアドレス値、下位側
のアドレス値、書きこみデータ値の待ち合せを行う。本
発明のデータ流待ち合せ回路の前段では、上位側アドレ
ス値、下位側アドレス値、データ値等を相異なるデータ
流識別番号に対応づけ、任意の順序で発生させるだけで
よく、自動的に待ち合せが行われ、最初に３種類のデー
タが揃ったものから順に整列されて後段の大容量メモリ
に送られる。
第２図は第１図における制御部４のより詳細なブロック
図である。第２図の制御部は第１図におけるメモリ2,3
の読み出しアドレスオフセットを貯えておくレジスタ14
と、各々書きこみアドレスオフセットを貯えておくレジ
スタ15,16と、メモリ2,3のベースアドレス値を貯えてお
くレジスタ11,12と、ベースアドレスレジスタ11,12の出
力値及びアドレスオフセットレジスタ14,15,16の出力値
を用いて第１図におけるメモリ2,3の実アドレス値107,1
09を生成するマルチプレクサ17,18、加算器21,22と、読
み出しアドレスオフセットレジスタ14、書きこみアドレ
スオフセットレジスタ15,16に“１”を加えて更新を行
うマルチプレクサ20、加算器23と、現在第１図における
メモリ2,3の中に貯えられているデータ流の識別番号が
それぞれいかなる値であるか及びデータ流が貯えられて
いるか否か等の内部状態を貯えておくメモリ19、パイプ
ラインクロック103に同期して内部状態のラッチを行う
レジスタ13と、読み出しアドレスオフセットレジスタ14
の値及び書きこみアドレスオフセットレジスタ15,16の
値とを比較し一致しているとき“１”を出力し、一致し
ないとき“０”を出力する比較器24,25と、データ流識
別番号105、内部状態201、比較器24,25の出力を入力と
し、レジスタ14〜16のラッチ信号、マルチプレクサ20の
切替信号、マルチプレクサ17,18の切替信号、レジスタ1
3への入力となる新しい内部状態、第１図におけるメモ
リ2,3の読み出し書きこみ切替信号106,108等を出力する
ゲートアレイ26とを含み構成される。初期状態において
はレジスタ14,15,16，メモリ19はクリアされ、レジスタ
11,12には初期値がセットされているものとする。
図である。第２図の制御部は第１図におけるメモリ2,3
の読み出しアドレスオフセットを貯えておくレジスタ14
と、各々書きこみアドレスオフセットを貯えておくレジ
スタ15,16と、メモリ2,3のベースアドレス値を貯えてお
くレジスタ11,12と、ベースアドレスレジスタ11,12の出
力値及びアドレスオフセットレジスタ14,15,16の出力値
を用いて第１図におけるメモリ2,3の実アドレス値107,1
09を生成するマルチプレクサ17,18、加算器21,22と、読
み出しアドレスオフセットレジスタ14、書きこみアドレ
スオフセットレジスタ15,16に“１”を加えて更新を行
うマルチプレクサ20、加算器23と、現在第１図における
メモリ2,3の中に貯えられているデータ流の識別番号が
それぞれいかなる値であるか及びデータ流が貯えられて
いるか否か等の内部状態を貯えておくメモリ19、パイプ
ラインクロック103に同期して内部状態のラッチを行う
レジスタ13と、読み出しアドレスオフセットレジスタ14
の値及び書きこみアドレスオフセットレジスタ15,16の
値とを比較し一致しているとき“１”を出力し、一致し
ないとき“０”を出力する比較器24,25と、データ流識
別番号105、内部状態201、比較器24,25の出力を入力と
し、レジスタ14〜16のラッチ信号、マルチプレクサ20の
切替信号、マルチプレクサ17,18の切替信号、レジスタ1
3への入力となる新しい内部状態、第１図におけるメモ
リ2,3の読み出し書きこみ切替信号106,108等を出力する
ゲートアレイ26とを含み構成される。初期状態において
はレジスタ14,15,16，メモリ19はクリアされ、レジスタ
11,12には初期値がセットされているものとする。
最初にデータ流識別番号#1のデータが到着すると、第１
図におけるメモリ２の中にデータ値が書きこまれ、出力
信号116,117,118が有効であるか無効であるかを示す有
効フラグ115は“０”となり無効であることを示す。と
同時にメモリ２の書きこみアドレスオフセットレジスタ
15の値はインクリメントされ、内部状態メモリ19はメモ
リ２の中に貯えられたデータの種類がデータ流識別番号
#1のデータであることを示すように更新される。
図におけるメモリ２の中にデータ値が書きこまれ、出力
信号116,117,118が有効であるか無効であるかを示す有
効フラグ115は“０”となり無効であることを示す。と
同時にメモリ２の書きこみアドレスオフセットレジスタ
15の値はインクリメントされ、内部状態メモリ19はメモ
リ２の中に貯えられたデータの種類がデータ流識別番号
#1のデータであることを示すように更新される。
次に、最初に到着したデータと同一の識別番号#1のデー
タが到着したとすると、上と同様にしてメモリ２の中に
そのデータ値が書きこまれ、アドレスや内部状態の更新
が行われるが、最初に到着したデータと相異なる識別番
号#2のデータが到着したとすると、今度は第１図におけ
るメモリ３の中にデータ値が書きこまれ、有効フラグ11
5は“０”となり、メモリ３の書きこみアドレスオフセ
ットレジスタ16の値はインクリメントされ、内部状態メ
モリ19はメモリ３の中に貯えられたデータの種類がデー
タ流識別番号#2のデータであることを記憶する。
タが到着したとすると、上と同様にしてメモリ２の中に
そのデータ値が書きこまれ、アドレスや内部状態の更新
が行われるが、最初に到着したデータと相異なる識別番
号#2のデータが到着したとすると、今度は第１図におけ
るメモリ３の中にデータ値が書きこまれ、有効フラグ11
5は“０”となり、メモリ３の書きこみアドレスオフセ
ットレジスタ16の値はインクリメントされ、内部状態メ
モリ19はメモリ３の中に貯えられたデータの種類がデー
タ流識別番号#2のデータであることを記憶する。
以上の動作がくりかえされ、第１図のメモリ2,3に貯え
られているデータと異なるデータ流識別番号#3をもつデ
ータが入力されると、メモリ2,3のそれぞれに貯えられ
ている先頭のデータが読み出され、読み出しアドレスオ
フセットレジスタ14の値がインクリメントされ更新され
ると同時に、メモリ2,3の中に貯えられているデータ個
数が０となったかどうかを比較器24,25の出力より判定
し、０となったメモリについては、データ流識別番号を
記憶していた内部状態を変更し、初期状態即ち何もデー
タが入っていない状態を戻す。
られているデータと異なるデータ流識別番号#3をもつデ
ータが入力されると、メモリ2,3のそれぞれに貯えられ
ている先頭のデータが読み出され、読み出しアドレスオ
フセットレジスタ14の値がインクリメントされ更新され
ると同時に、メモリ2,3の中に貯えられているデータ個
数が０となったかどうかを比較器24,25の出力より判定
し、０となったメモリについては、データ流識別番号を
記憶していた内部状態を変更し、初期状態即ち何もデー
タが入っていない状態を戻す。
本実施例ではデータ流の種類が３つの場合について述べ
てきたが、４つ以上の場合にも同様の回路が構成しう
る。
てきたが、４つ以上の場合にも同様の回路が構成しう
る。
（発明の効果） 本発明には、相異なる３種類のデータ流が、任意の順序
で発生されても、それらの間での待ち合せを行うことが
でき、３種類のデータ流が揃ったものから順に、予め定
められたように並びかえが行われて同時に出力されるの
で、非同期的に３種のデータ流を発生されたデータを同
期させて用いることができ、データフロー処理装置にお
いてパフォーマンスを向上させることができ、データ流
の発生も容易になるという効果をもつ。
で発生されても、それらの間での待ち合せを行うことが
でき、３種類のデータ流が揃ったものから順に、予め定
められたように並びかえが行われて同時に出力されるの
で、非同期的に３種のデータ流を発生されたデータを同
期させて用いることができ、データフロー処理装置にお
いてパフォーマンスを向上させることができ、データ流
の発生も容易になるという効果をもつ。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図における制御部４のより詳細なブロック図であ
る。 １……レジスタ、2,3……メモリ、４……制御部 5,6,7……マルチプレクサ、11,12……レジスタ 14,15,16……レジスタ、13……レジスタ、19……メモリ 17,18……マルチプレクサ、21,22……加算器 20……マルチプレクサ、23……加算器 24,25……比較器、26……ゲートアレイ。
第１図における制御部４のより詳細なブロック図であ
る。 １……レジスタ、2,3……メモリ、４……制御部 5,6,7……マルチプレクサ、11,12……レジスタ 14,15,16……レジスタ、13……レジスタ、19……メモリ 17,18……マルチプレクサ、21,22……加算器 20……マルチプレクサ、23……加算器 24,25……比較器、26……ゲートアレイ。
Claims (1)
- 【請求項１】データフロー処理装置において、入力とな
るデータをパイプラインクロックに同期してサンプル
し、１クロック間その値を保持しておく入力レジスタ
と、前記入力レジスタにラッチされた値の一部を貯えて
おくメモリと、前記入力レジスタにラッチされた値の他
の一部を入力とし、前記メモリへアドレス値及び読み出
し書きこみの制御信号を出力すると共に外部回路へ有効
フラグ信号を出力する制御部と、前記メモリからの読み
出しデータ値及び前記入力レジスタにラッチされた値の
一部であるデータ値の中からデータ値を選択するマルチ
プレクサとから構成され、任意の順序で到達したデータ
を種類別に待ち合せを行い、一組のデータが全て到達し
た時点で整列して出力するデータ流待ち合せ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114185A JPH0644296B2 (ja) | 1985-02-06 | 1985-02-06 | デ−タ流待ち合せ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114185A JPH0644296B2 (ja) | 1985-02-06 | 1985-02-06 | デ−タ流待ち合せ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182136A JPS61182136A (ja) | 1986-08-14 |
| JPH0644296B2 true JPH0644296B2 (ja) | 1994-06-08 |
Family
ID=12046617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114185A Expired - Lifetime JPH0644296B2 (ja) | 1985-02-06 | 1985-02-06 | デ−タ流待ち合せ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644296B2 (ja) |
-
1985
- 1985-02-06 JP JP2114185A patent/JPH0644296B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61182136A (ja) | 1986-08-14 |
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