JP2910108B2

JP2910108B2 - ベクトルデータバッファ装置

Info

Publication number: JP2910108B2
Application number: JP1331564A
Authority: JP
Inventors: 啓雄藤原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-12-21
Filing date: 1989-12-21
Publication date: 1999-06-23
Anticipated expiration: 2014-06-23
Also published as: JPH03191448A

Description

【発明の詳細な説明】〔産業上の利用分野〕主記憶装置のデータの写しを格納するバッファメモリ
と主記憶装置との間のデータ転送は、通常１ブロック単
位（１ブロックは、例えば64バイト）で行われ、同一コ
ラム間でデータ転送が行われる。また、バッファメモリ
には、別個にアドレスアレイ（インデックスアレイ，デ
ータディレクトリ）と呼ばれる置数器が設けられ、バッ
ファメモリの該当位置に蓄えられたブロックの番号を記
憶する。番号の連続したブロックは、異なるコラムに属
するため、通常各コラムの負荷は平均され、その結果、
所要のブロックがバッファメモリに存在する確率は90％
程度となっている。

一方、主記憶装置では、記憶装置を複数個のモジュー
ルに分割し、連続番地を扱う場合に、全モジュールを並
列動作させてモジュール数の倍数だけ高速に転送できる
ように、メモリインタリービング方式を採用している。

ところで、最近の記憶制御装置では、システム全体の
性能を向上させるため、複数の命令プロセッサ、入出力
プロセッサが接続されており、主記憶装置の処理スルー
プットを向上させるため、それぞれ独立に動作可能な多
数の記憶バンクを設けている。例えば、ベクトル計算機
等では、複数台のプロセッサが１つの共通主記憶装置に
接続されており、これらのプロセッサは並列に処理する
ことにより、各々が共有の主記憶装置にアクセスして高
速にデータを読み出す必要がある。

しかし、主記憶装置に、命令プロセッサが例えば４台
接続されている場合には、そのスループット向上のため
に主記憶装置は４ポートに分割され、各ポートはそれぞ
れ独立に動作するが、ある命令プロセッサから発行され
た要求の順序でデータが返送されるという保証は全くな
い。すなわち、ポート０とポート１とでは、どちらが早
くデータが読み出されるかは全く不明である。ベクトル
計算等を命令プロセッサで分担して処理する場合には、
命令プロセッサから発行された配列データ読み出し要求
列に対するデータ読み出し順序が異なると、動作に障害
を来すことになる。

このような記憶装置からの読み出しデータをリクエス
ト発行順にオペランドバッファに格納するための装置と
しては、従来、例えば、特開昭60−136849号公報に記載
されている方法がある。上記公報に記載の方法では、リ
クエスト発行時にバッファメモリの格納番地情報を付加
して発行し、記憶装置からデータが読み出されてバッフ
ァメモリに返送される際に、その情報を付加して返送す
ることにより、その番地情報に基づいてバッファメモリ
に格納している。

〔発明が解決しようとする課題〕

上記公報に記載の方法では、リクエスト発行時に格納
バッファ番地情報を付加して、データ読み出し時にその
情報を一緒に返すようにしているが、この方法では、記
憶装置側で、接続されている命令プロセッサの台数分の
論理を保持する必要があるため、バードウェア量の増加
が膨大となる。すなわち、記憶装置に接続されるプロセ
ッサの数だけ、バッファの格納位置情報を記憶装置内で
持ち回る必要があるため、最近のようにプロセッサの接
続数が多い記憶装置では、そのハードウェア量が膨大と
なってしまい、実現不可能となる。

本発明の目的は、このような従来の課題を解決し、ハ
ードウェア量の増加は殆んどなく、読み出し配列データ
の順序性を保証することができるベクトルデータバッフ
ァ装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のベクトルデータバ
ッファ装置は、独立動作を行う複数のバンクで構成され
る記憶装置から、該複数の記憶バンクに一定のデータ間
隔で格納されている一定のデータ幅を有する複数個の配
列データを受け取って複数のバンクで構成されるベクト
ルオペランドバッファに格納するベクトルデータバッフ
ァ装置において、前記記憶装置上の配列データの前記一
定のデータ幅と、該配列データの複数個の中の先頭アド
レスと、該配列データ相互間のデータ間隔とにより、前
記記憶装置側のバンクと、該バンクからの配列データを
格納するベクトルオペランドバッファ側のバンクとの周
期性を有する対応関係を求め、該対応関係に基づいて前
記記憶装置側のバンクと前記ベクトルオペランドバッフ
ァ側のバンクを相互に接続させるように選択制御するス
イッチ手段と、前記ベクトルオペランドバッファ側のバ
ンクにそれぞれ格納されるデータ数を計数するバンク毎
に設けられたデータ計数手段とを有し、前記記憶装置の
各バンクから入力されたデータを、前記スイッチ手段に
より接続された前記ベクトルオペランドバッファ側の対
応するバンクの前記データ計数手段が示す位置に格納す
ることを特徴としている。

〔作用〕

本発明においては、オペランドバッファ側に、配列デ
ータの先頭アドレスとデータ間隔を記憶するとともに、
オペランドバッファの各バンク毎のデータ数を計数する
カウンタを設けておき、これらの情報により記憶装置か
ら読み出された配列データの格納バッファ位置を高速に
求めるようにしている。すなわち、予めオペランドバッ
ファをバンク対応の一定周期で繰り返される周期分のバ
ンクに分けておき、主記憶上のデータ先頭アドレスとイ
ンクリメント値から入力データの格納すべきバンクが求
められるようにしておく。

これにより、記憶バンク間ではデータの順序性の保証
がなくても、順序性の保証されたバッファデータを得る
ことができる。また、ハードウェアの増加は全てオペラ
ンドバッファ側に設けられるので、記憶装置側のハード
ウェア量の増加は殆んどない。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明す
る。

第２図は、本発明の対象となるベクトルデータバッフ
ァ装置を含むシステム要部のブロック図である。

第２図において、15は４個のバンクを備えた記憶装
置、17は記憶装置のバンクと対応付けられたバンクを備
えるベクトルオペランドバッファ、18はベクトルオペラ
ンドバッファ17とベクトルレジスタ16のデータを演算す
る演算器、16は演算器18による演算結果を格納するとと
もに、演算器18への入力データを与えるベクトルレジス
タである。

記憶装置15のバンクとバッファ17のバンクとを対応付
けるのは、ベクトルオペランドバッファ17内に設けられ
たクロスバ（第１図参照）である。記憶装置15から取り
出されたデータは、ベクトルオペランドバッファ17で演
算順に並び換えられた後、演算器18に送出される。

ところで、配列データのような一定間隔で配列されて
いるデータを得るため記憶装置15へアクセスする場合、
リクエスト発行順と記憶装置15のバンクの対応は、ある
一定の周期で繰り返されるという性質がある。そこで、
オペランドバッファ17をこの繰り返し周期分のバンクに
分けると、オペランドバッファ17の同一バンク内のエン
トリへのデータは、同一記憶バンクから到来することに
なる。

オペランドバッファ17においては、主記憶装置15への
アクセスに先立って、オペランドバッファ17の各バンク
を、主記憶装置15上のデータ先頭アドレスとインクリメ
ント値から決定される記憶バンクに接続しておく。デー
タがオペランドバッファ17に到着すると、接続されたバ
ッファのバンクに順番に格納される。バッファ17の各バ
ンク毎に、到達データ数を計数するカウンタを設けてお
き、これらのカウンタが示す位置に入力データを格納す
る。これによって、記憶バンク間では、データがリクエ
ストした順序で到着しなくても、オペランドバッファ17
には順序性が保証されたデータが格納される。

第１図は、本発明の一実施例を示すベクトルオペラン
ドバッファの全構成図であり、第３図は、確記憶装置に
おける８バイトデータ配列とバンクの割り当てを示す図
である。

第１図において、１〜４は記憶装置の各バンクにおけ
るデータ端子、５は不完全クロスバのセレクタ信号生成
論理回路、６は論理回路５に制御されてON,OFFするクロ
スバのスイッチ、７〜10はベクトルオペランドバッファ
のバンク、11〜14はベクトルオペランドバッファ内のカ
ウンタ、71,81,91,101は各バンク内のバッファメモリ、
72,82,92,102は＋１する加算器である。

主記憶装置のバンク０〜３の各データ端子１〜４より
データが送出されて、ベクトルオペランドバッファのク
ロスバスイッチ６にこれが到着すると、先頭アドレスと
インクリメント値を記憶している論理回路５からの制御
信号により、クロスバスイッチ６が動作し、入力データ
は各ブロック分けされた１つのバンク７〜10に分配され
る。

バンク７〜10内では、カウンタ11〜14により指定され
たバッファメモリ71〜101に、入力データが格納され
る。同時に、カウンタ11〜14が＋１演算器92〜102でイ
ンクリメントされる。なお、カウンタ11〜14は、バンク
内の何番目のメモリに格納するかを指定するものであ
る。これによって、主記憶装置から到着したデータは、
４バンクが独立して動作することにより、同時にバッフ
ァメモリに格納される。

第３図には、主記憶装置側で各バンクに割り当てられ
た８バイトずつのデータ配列が示されている。主記憶で
は、32バイト境界で分割され、さらに各々８バイトの領
域に４分割されて、先頭からバンク０、バンク１、バン
ク２、バンク３にそれぞれ対応させておく。すなわち、
第３図においては、命令プロセッサからのリクエストに
より、バイト０（８〜15）をバンク１に、バイト１（32
〜39）をバンク０に、バイト２（56〜63）をバンク３
に、バイト３（80〜87）をバンク２に、バイト４（104
〜111）をバンク１に、それぞれ割り当てる。これから
明らかなように、先頭アドレスを８番地、先頭アドレス
８番地から次のバンク割り当ての先頭32番地までのイン
クリメント値（周期）は３×８バイト＝24バイトであ
る。主記憶上の割り当てのもとでは、このように一定の
インクリメント値を持ったデータとバンクとの対応が、
一定のリピート性を持っている。第１図の場合、クロス
バ論理回路５に先頭アドレス８番地と、インクリメント
値24バイトを記憶させておくことにより、バイト０がバ
ンク１、バイト１がバンク０、バイト２がバンク３、バ
イト３がバンク２、バイト４がバンク１に、それぞれ割
り当てられるので、読み出されるバイトデータの順序性
が保証されなくても、各バイトデータは独立にそのバン
クから対応する同じ番号のオペランドバッファのバンク
に入力され、そのバッファメモリに格納されることにな
る。

いま、ベクトル要素の番号付けを、先頭から0,1,2,3,
・・・としたとき、ベクトルの先頭アドレス（０番要素
アドレス）をＡと置き、インクリメント値をINCと置
く。

０番目とｎ番目のベクトル要素でアクセスする主記憶
アドレスが、モジュロ32で一致するためには、下記
（１）式、（２）式が成立すればよい。

Ａ＋INC×ｎ＝Ａ＋32×ｍ ……（１） INC×ｎ＝32×ｍ ……（２）ここで、ｍは任意の整数である。上式（１）（２）
で、ベクトル要素を８バイトにした場合、インクリメン
ト値INCを、 INC＝８×Δ（Δ＝0,±1,±2,・・・）と置けば、次式
が成立する。

Δ×ｎ＝４×ｍ ……（３） Δが任意の整数であるとき、上式（３）を満たすｎの
最小値は４である。従って、バンクのアクセスパターン
は４要素毎にリピートする。

すなわち、ベクトル要素を｛0,4,8,12,・・・｝，
｛1,5,9,13,・・・・｝，｛2,6,10,14,・・・｝，｛3,
7,11,15,・・・・｝の４集合に分けると、各集合中の要
素は同一のバンクからデータが到来することになる。こ
のように、記憶装置のデータ境界が32バイト、ベクトル
要素が８バイトのときには、４バンク、８バンク、12バ
ンク、・・・に分けることにより、一定周期毎のデータ
バイトは同一のバンクから入力する。

この場合、１つのバンク内では、データの順序性が保
証されえているので、到着データは順番にバッファメモ
リに格納していけばよい。

第４図は、８バイトデータの場合のバンクとベクトル
オペランドバッファとの対応関係を示す図である。

第４図において、23〜26は記憶装置のバンク０〜３に
おけるデータ出力端子であり、19〜22はベクトルオペラ
ンドバッファのバンクであり、27〜30は各バンク内のカ
ウンタであり、31〜34は各バンク内のバッファメモリで
ある。

第４図のデータ関係は、第３図と対応しており、記憶
装置側のバンク０からバイドデータ1,5,9,・・・が、バ
ンク１からはバイトデータ0,4,8,・・・・が、バンク２
からはバイトデータ3,7,11,15,・・・・が、バンク３か
らはバイトデータ2,6,10,14,・・・・が、それぞれ送出
される。これに対して、第４図の場合、ベクトルオペラ
ンドバッファ側では、記憶装置のバンク０をオペランド
バッファバンク20に、バンク１をオペランドバッファバ
ンク19に、バンク２をオペランドバッファバンク22に、
バンク３をオペランドバッファバンク21に、それぞれ接
続する。このように、バンク分けされたオペランドバッ
ファバンク19〜22と記憶装置のバンク０〜３の対応が行
われる。

従って、ベクトルオペランドバッファは、0,4,8,・・
・番目のバッファメモリ31からなるバンク19、1,5,9,・
・・番目のバッファメモリ32からなるバンク20、2,6,1
0,・・・番目のバッファメモリ33からなるバンク21、3,
7,11,・・・番目のバッファメモリ34からなるバンク22
に分割されている。このようにして、各々のバンク19〜
22は、データの読み出しに先立って、記憶装置側の特定
の１つバンク端子23〜26と接続されている。

このようにして、特定のバンク端子23〜26と接続され
た後は、ベクトルオペランドバッファのバンク19〜22毎
に備えられたカウンタ27〜30により示される位置に、到
着したデータを格納すればよい。記憶装置の１つのバン
ク端子23〜26が２個以上のベクトルオペランドバッファ
のバンク19〜22と接続された場合には、小さい番号のバ
ンクから大きい番号のバンクへ向う順序で、１要素ずつ
順番に格納していけばよい。

第５図は、本発明の他の実施例を示す主記憶装置上の
データ配置図であって、４バイトデータの主記憶装置上
の配置例を示している。また、第６図は、第５図の場合
の記憶装置とベクトルオペランドバッファとの接続図で
ある。

ここで、４バイトデータの場合の最適なバンク分け数
を検討する。前式（２）を再び使用する。

INC×ｎ＝32×ｍ ……（２）上式（２）において、INCはインクリメント値で、ベ
クトル要素×Δであり、ｎは記憶装置にアクセスした順
序番号であり、ｍは任意の整数である。ここで、ベクト
ル要素を４バイトとすると、INC＝４×Δとなるから、
上式（２）は次式になる。

Δ×ｎ＝８×ｍ（Δ＝0,±1,±2,・・） ……（４）上式（４）を満たすｎの最小値は８である。従って、４
バイトデータは、８個毎に記憶装置上のバンクが繰り返
されることになる。

記憶装置が４バンクの場合、第５図に示すように、１
つのバンク当り２つのバッファバンクに接続すれば、先
頭アドレス８とインクリメント値12バイトをクロスバ論
理回路に記憶することにより、ベクトルオペランドバッ
ファの同一バンク内のエントリへのデータは、記憶装置
の同一バンクから到着することになる。

第６図では、ベクトルオペランドバッファが８個のバ
ンク43〜50に分割されている。バンク間の対応は、第５
図のデータ配置の場合を示している。ここでは、ベクト
ルオペランドバッファのバンクの配列として、左上から
縦に、順次右方向にバンク番号を並べている。すなわ
ち、バンク43をバンク番号０に、バンク47をバンク番号
１に、バンク44をバンク番号２に、バンク48をバンク番
号３に、・・・・それぞれ割り付ける。従って、第５図
に示すように、記憶装置のバンク０の上位４バイトの端
子35にはベクトルオペランドバッファのバンク番号２
（つまり、バンク44）を、同じく下位４バイトの端子36
にはバッファのバンク番号５（つまり、バンク49）を、
バンク１の上位４バイトの端子37にはバッファのバンク
番号０（つまり、バンク43）を、同じく下位４バイトの
端子38にはバッファのバンク番号３（つまり、バンク4
8）を、・・・順次接続している。

このようにして、ベクトルオペランドバッファに格納
されたデータは、演算が開始されると、バッファメモリ
VOB00〜VOB5Fが順次取り出されて、演算器に送出され
る。

なお、本実施例では、８バイト幅４バンク構成の記憶
装置から、８バイトデータ、４バイトデータを取り出す
ベクトルオペランドバッファについて述べたが、記憶装
置の構成および取り出すデータ幅は、これ以外の寸法の
ものでも全く同じようにして、本発明を適用することが
可能である。

第７図は、本発明の他の実施例を示すベクトルオペラ
ンドバッファの使用方法の説明図である。

第７図においては、ベクトルオペランドバッファ17a
を本来の機能回路として使用する以外に、ベクトルレジ
スタとしても使用する方法である。従って、第２図のベ
クトルレジスタ16を除去して、演算器18の出力データ線
をベクトルオペランドバッファ17aの入力側に接続する
とともに、演算器18に入力する入力データ線もベクトル
オペランドバッファ17aの出力側に接続する。

なお、ベクトルオペランドバッファ17aのバンク数ｎ
のうち、ｍ個をベクトルオペランドバッファとして使用
し、残りの（ｎ−ｍ）個をベクトルレジスタとして使用
することも可能である。

このように、本発明においては、複数の独立動作が可
能な記憶バンクから構成される記憶装置より、一定間隔
の連続データを取り出して、高速バッファに格納するシ
ステムに適用すれば、極めて有効である。すなわち、デ
ータのリクエスト番号とバンクの対応にリピート性があ
ることを利用して、リクエスト番号のような情報を要求
に付加せずに、先頭アドレスとインクリメント値を記憶
してクロスバスイッチで記憶装置のバンクとバッファバ
ンクとを対応付けて接続しておく。これにより、記憶装
置の４バンクが独立して同時にオペランドバッファにデ
ータを書き込むので、データの順序保証が得られる。

〔発明の効果〕

以上説明したように、本発明によれば、記憶装置側の
ハードウェアを増加することなく、読み出し配列データ
の順序性を保証したベクトルオペランドバッファを実現
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すベクトルオペランドバ
ッファの構成図、第２図は本発明のベクトルオペランド
バッファを用いたシステムのブロック図、第３図は主記
憶装置のバンク割り当てと８バイトデータ配置図、第４
図は第３図におけるバンクとベクトルオペランドバッフ
ァとの対応配置図、第５図は主記憶装置のバンク割り当
てと４バイトデータ配置図、第６図は第５図におけるバ
ンクとベクトルオペランドバッファとの対応配置図、第
７図は本発明の他の実施例を示すベクトルオペランドバ
ッファの接続図である。１〜4,23〜26,35〜42:記憶装置のバンクのデータ端子、
5:クロスバの選択信号生成論理回路、6:クロスバスイッ
チ、７〜10,19〜22,43〜50:ベクトルオペランドバッフ
ァのバンク、11〜14,27〜30:ベクトルオペランドバッフ
ァ内のカウンタ、15:主記憶装置、17:ベクトルオペラン
ドバッファ、16:ベクトルレジスタ、18:演算器、31〜3
4,71,81,91,101:ベクトルオペランドバッファのメモ
リ、72,82,92,102:インクリメント加算器。

Claims

(57)【特許請求の範囲】

【請求項１】独立動作を行う複数のバンクで構成される
記憶装置から、該複数の記憶バンクに一定のデータ間隔
で格納されている一定のデータ幅を有する複数個の配列
データを受け取って複数のバンクで構成されるベクトル
オペランドバッファに格納するベクトルデータバッファ
装置において、前記記憶装置上の配列データの前記一定のデータ幅と、
該配列データの複数個の中の先頭アドレスと、該配列デ
ータ相互間のデータ間隔とにより、前記記憶装置側のバ
ンクと、該バンクからの配列データを格納するベクトル
オペランドバッファ側のバンクとの周期性を有する対応
関係を求め、該対応関係に基づいて前記記憶装置側のバ
ンクと前記ベクトルオペランドバッファ側のバンクを相
互に接続させるように選択制御するスイッチ手段と、前記ベクトルオペランドバッファ側のバンクにそれぞれ
格納されるデータ数を計数するバンク毎に設けられたデ
ータ計数手段とを有し、前記記憶装置の各バンクから入力されたデータを、前記
スイッチ手段により接続された前記ベクトルオペランド
バッファ側の対応するバンクの前記データ計数手段が示
す位置に格納することを特徴とするベクトルデータバッ
ファ装置。