JPS63129425A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は順次入力されるデータについて識別子フィール
ドの一致するデータの対を生成する機構に関するもので
あり、例えばデータ駆動形プロセッサにおける発火処理
部に関するものである。

〔従来の技術〕

ノイマン形データ処理装置では、制御駆動逐次処理方式
のため中央演算処理装置とメモリの・間のデータ転送速
度でデータ処理速度の上限が決まって詔り、しかも並列
処理が困難であるなどの欠点があった。そこで最近では
非ノイマン形データ処理方式の１つであるデータ駆動形
データ処理方式が提案され、この方式を使用したデータ
駆動形データ処理装置が実現されている。第１７図にデ
ータ駆動形データ処理方式の概念図を示す。本方式では
、処理可能となったデータがそろった時点でデータ処理
部が起動されるという原理に基づいて演算等のデータ処
理が行なわれている。この原理はたとえば二項演算では
、第１７図において識別子フィールド（２９λ）を付加
しＡという値を持ったデータ■と識別子フィールド（２
９ｂ）を付加しＢという値を持ったデータ（９）におい
て、識別子フィールド（２９ｍ）と（２９ｂ）が識別子
フィールド比較部（至）で比較され、データ■および（
社）が演算されるべきデータであると判断されるとデー
タ対生成部（至）でデータ対（至）を形成しくこれを発
火と呼ぶ）データ処理部（至）で演算が実行される。

従来例［１］　　上記のようなデータ駆動形データ処理
装置の１例が昭和５９年６月付で発行された沖電気研究
開発報告の第１９頁から第２６頁に開示されている。

第１８図（Ａ）に本例の発火処理部の概念図を示す。

本例では被演算データの待ち合せ（発火処理）に用いる
メモリをハツシュの方法を用いて実現している。メモリ
内には、ハツシュ衝突が起きた時にそなえ、チェインフ
ィールドが設けられており、ハツシュアドレスを読み出
したにもかかわらず、読み出しデータと入力データの識
別子フィールドが不一致となった場合には、このチェイ
ンフィールドで示されるアドレスを順次参照することに
よって対となるデータを検索する方法がとられている。

従来例［２］、発火処理部の他の実現例が、本件出願人
らによって既に出願されている（特願昭６０−１１９１
６６　）。本例の概念図を第１９図に示す。識別子フィ
ールドを付加した処理すべきデータは合流部（至）もし
くは節を通じて、主データ伝送路より自走式シフトレジ
スタで構成したループ状・のデータ伝送路（至）もしく
はこれと同様の構成で、互いに逆方向にデータを伝送す
る伝送路（至）に転送される。

転送されたデータは、シフトレジスタの一定段毎に設け
られた発火検出部で、識別子フィールドの比較を行ない
、対となるデータが検出されれば１つのデータ対を生成
し分岐部［４１ｍを通じて、次の処理のために主データ
伝送路におくられる。対となるデータがそろわないうち
はデータはデータ伝送路（至）もしくは（至）上にとど
まる。

〔発明が解決しようとする問題点〕

従来例［１］では、ハツシュ衝突が起きた場合にチェイ
ンフィールドで指示されるアドレスをたどることによっ
て対となるべきデータを順次検索しているのでハツシュ
衝突を起こす頭皮が増すと１データ当りの処理時間が非
常に長くなり、プロセッサ全体の処理効率を著しく低下
させるという問題点がある。一方ハツシュ衝突の確率を
下げるためには、メモリ容置を大きくする必要があり、
ノ１ツシュメモリを用いる意味がなくなるという矛盾か
あった。また従来例［２］では、発火処理部に同時に滞
在するデータ数が増すにつれて、ループ状のデータ伝送
路を大きくしなければならず、それに伴ってデータ伝送
路にデータが滞在する時間が長くなり結果として、処理
遅延時間が長くなり、プロセッサ外部からの入力に対す
る応答か遅（なる等の問題点があった。

本発明の目的は、上記の問題点を解決し、より速くより
少ないハードウェア量で対となるべき相手方のデータ対
を生成することができるデータ処理装置を提供すること
である。

〔問題点を解決するための手段〕

本発明は、ハツシュメモリと対向比較方式対生成機構の
組み合せによって高速でハードウェア規模の小さい発火
処理部を提供するものである。

〔作用〕

本発明によるデータ処理装置に入力されたデータの識別
子フィールドは一定の規則に従ってビツト幅が圧縮され
（ハツシュ操作）ハツシュメモリ読み出しアドレスが生
成され、このハツシュメモリ読み出しアドレスに従って
メモリの該当アドレスが読み出される。読み出されたデ
ータの識別子フィールドが入力データの識別子フィール
ドと一致した場合にはこれら２つのデータから新たなデ
ータ対を生成して出力する。

また、識別子フィールドが不一致の場合には、入力デー
タはそのままの形式で対向比較方式対生成機構に送出さ
れる。対向比較方式対生成機構においては、対向するデ
ータ伝送路を構成するシフトレジスタの一定段毎に設け
られた識別子フィールド比較回路で対向して流れている
データに付帯した識別子フィールドの比較が行われ、比
較結果が一致であれば該当設に滞在している２つのデー
タから新たなデータ対を生成する。

〔実施例〕

第１図は本発明で実施したデータ処理装置の概念図であ
る。外部から入力されたデータは、合流部（１）を通じ
てプログラムメモリに到り、命令コード、行き先ノード
番号などをメモリから読み出してデータに付加した後、
さらに分岐部（２）、合流部（３）を通じてテンプレー
トマツチングメモリにはいりハツシュ操作を受ける。こ
こで第１８図ＣＢ）を使ってハツシュ操作を説明する。

識別子フィールドとして図のようなビット指定が入力デ
ータに与えられていたとする。この識別子フィールドを
入力アドレスと考えると、この時には２１６　のアドレ
ス空間が必要となる。ここで行き先ノード番号の下位５
ビツト、世代の下位５ビツトを取り出し、ハツシュメモ
リ読み出しアドレスを形成する。これはハツシュ操作の
一例である。この操作の後には２１０のアドレス空間で
済むため、メモリのワード数が２１０／２１６−すなわ
ち６４分の１となる。

さて第１図にもどって、上記のようにテンプレートマツ
チングメモリで入力アドレスにハツシュ操作を施しビッ
ト幅を縮退させたハツシュメモリ読み出しアト−レスに
従ってテンプレートマツチングメモリのアクセスが行な
われる。

テンプレートマツチングメモリの該アドレスには、入力
アドレスのビット幅の縮退に伴って切り捨てられた入力
アドレスのフィールド（上位アドレスフィールド）の値
、待ち合せデータの有無を示すフラグ（占有フラグ）、
待ち合せデータ（データフィールドの値）が格納されて
いる。テンプレートマツチングメモリを読み出した時に
占有フラグがオフの状態であれば、対となる相手のデー
タが未到着であるので上記入力データの上位アドレスフ
ィールドの値とデータフィールドの値をこのアドレスに
書きこむと同時に、占有フラグをオンｊこセットする。

次に占有フラグがオンの状態であればすでに該アドレス
に到着していたデータが上記データと対をなすべきデー
タであるか否かを判別するために上位アドレスフィール
ド同志の比較を行う。上位アドレスフィールドの値が一
致した場合には、読み出したデータフィールドを上記入
力データに付加してデータ対を形成し出力すると同時に
占有フラグをリセットする。上位アドレスフィールドの
値が不一致の場合（すなわちハツシュアドレス衝突の場
合）には、上記入力データはそのまま出力しメモリ内容
の更新も行わない。

ここで、テンプレートマツチングメモリを構成するブロ
ック図を第２図に示す。本図に示すようにテンプレート
マツチングメモリはデータ分流部ＯＣ１入力ラッチ部０
Ｄ−出力ラッチ部Ｏ２、データ対生成制御部ＯＪ−上位
アドレスフィールド比較部圓、書き込み制御信号生成部
０ω、データ合流部（１６１、メモリαηより成る。Ｃ
ｏ＋〜ＣｏｓはＣ要素（後述）を表わす。入力データは
第３図のパケット形式からなっている。タグ部は制御フ
ィールドと識別子フィールドよりなる。制御フィールド
は、オペランドが左オペランドであるか、右オペランド
であるかを指定するオペランド位置指定部−データ対が
生成されているか否かを示す行先コード部−命令の種類
を示す命令コード部で構成される。識別子フィールドは
行き先ノード番号８ビットと世代番号８ビツトで構成さ
れており、ハツシュメモリ読み出しアドレス部は例えば
行き先ノード番号８ビットのうち下位５ビツトと世代番
号８ビツトのうち下位５ビツトを取り出し連結して形成
する。これは、入力データのアドレスの行き先ノード番
号、世代番号それぞれについて次のハツシュ関数りを実
行し３２（２５）の剰余を求めたことにほかな′らない
。

ｈ（ｎ）＝ｍｏｄ（ｎ、３２）　　　ｎ＝入力データの
アドレス上位アドレスフィールドの値は入力データのア
ドレスのうちハツシュメモリ読み出しアドレス生成時に
圧縮された情報であり、−搬に、圧縮されたこの情報と
ハツシュ逆関数から、もともとの入力データのアドレス
が求まる。本実施例においては、行き先ノード番号の上
位３ビツト（ｂｓｂ４ｂ３）と世代番号の上位３ピツ）
　（ｂ２ｂｌｂｏ）からなる上位アドレスフィールドの
値が前記圧縮された情報に相当し−この値をＢＱ　（ｂ
ｓ　Ｂ４　Ｂ３　Ｂ２　ｂｌ　ｂｏ）とすれば、ＡＯ＋
ＢＯＸ　３２　によってもともとの入力データのアドレ
スが得られる。従って本実施例では一人カデータのアド
レスと読み出したデータのアドレス（ＡＯ十ＢＩＸ３２
）の一致を判別するためにはＢＯとＢ１の比較を行うだ
けでよい。ただし本実施例においては、上記ハツシュ関
数の実行に相当する操作は単に行き先ノード番号と世代
番号のそれぞれの上位３ビツトと下位５ビツトを分離す
るだけでよいので一第２図のラッチＬ２からラッチＬ４
およびＢ５に到るデータの線路においてハツシュ操作が
実施されている。なお説明の簡便化のため第２図にはタ
グ部の行き先コード部、命令コード部に関する記述は省
略しである。

入力データは第２図のデータ分流部００で識別子アドレ
スフィールドを含む１語目とデータ部を含む２語目に分
離される。このためのデータラッチ信号の制御がＥＸＰ
部で実行される。このＥＸＰ部の動作を第４図で説明す
る。ＥＸＰ部は通常のＤフリップフロップを使って構成
されている。端子ＣＩＮには前段のＣ要素Ｃｏ＋の出力
信号が入力される。

Ｑ出力がＤ入力にフィールドバックされるので−Ｄフリ
ップフロップの端子Ｔに入力される信号の立ち上がり毎
に前回の出力の反転信号がＱ−Ｑに出力される。入力デ
ータパケットは２語構成（第３図）になっており、必ず
１語目、２語目の順でやってくる。１語目が第２図のラ
ッチＬ２に来たときを起点として説明する。ＥＸＰ部の
ＤフリップフロップのＱ出力は初期状態では１となって
いる。

従って、１語目のラッチ制御信号は、ＣＩＮ信号を他の
１つの入力とするＡＮＤゲートを通じてＢ２に送られる
。１語目のラッチ制御パルスの立ち下り時点でＤフリッ
プフロップのｑ出力が反転する。従って２語目が来たと
きにはＱ出力が１であり、２語目のラッチ制御パルスが
Ｂ３に送られる。このように１語目はＢ２に−２語目は
Ｂ３にラッチされる。

これらのデータは、２語目のラッチ制御パルスがＣＯ２
に送出されるので、ＣＯ２の出力に同期して、入力ラッ
チ部αＤのＢ４、Ｂ５、Ｂ６にそれぞれラッチされる。

ＥＸＰ部は入力データパケットが順次到着する度に上記
動作をくり返す。第２図にもどって入力ラッチ部αＤに
ラッチされた入力データのうち入力アドレスの特定の上
位ビットをマスクして、アドレスビット幅を圧縮（）蔦
ツシュ操作の１例）したメモリ読み出しアドレスＡＱと
ｒｅａｄ信号がメモリに入力され、メモリを読み出す。

メモリ０ηの構造を第５図に示す。メモリの１ワードは
、待ち合せデータの有無を示す占有フラグＥ、入力アド
レスのうち、ハツシュ操作の際にマスクされたフィール
ドＢｌ（上位アドレスフィールド）とデータ部Ｄ１で構
成されている。さてメモリから読み出されたこれら、上
位アドレスフィールドＢ１、占用フラグＥ、データＤ１
はそれぞれ第２図のＢ８、Ｌ１〇−Ｌｌｌにラッチされ
る。これより以降はメモリから占有フラグラッチＬＩＯ
に読み出された占有フラグＥの値をみて処理が進む。

まず占有フラグＥがオフ（０）であれば−当該アドレス
に対となるデータがないことを示しているので、書き込
み制御信号生成部（１５１で書き込み信号を発生し、入
力データのうち上位アドレスフィールドとデータ部（Ｂ
ＯｌＤｏ）をそのままメモリに書きこむ。この時、同時
に占有フラグをオンにするために占有フラグのフィール
ドはハイレベルとして書きこみを行う。また、この時パ
ケット消去回路Ｏ９の制御入力として、ローレベルを与
えることによって、本来データ対生成制御部０３のラッ
チに与えられるラッチ制御信号を吸いこんでしまうこと
によって等測的に入力データの消去を行う。第６図にこ
のパケット消去回路０！１の論理図とタイミング図を示
す。

端子（６０１）には占有フラグの内容が与えちれる。

端子（６０２）には前段のＣ要素ＣＯ４からのラッチ制
御信号が与えられ、端子（６０３）には後段のＣ要素か
らのラッチ空き信号に相当する信号が与えられる。

さて占有フラグがオンのときには端子（６０１）がハイ
である。このとき端子（６０４）には、端子（６０２）
に与えられた信号がそのまま出力され、端子（６０５）
には端子（６０３）に与えられた信号がそのまま出力さ
れる。次に占有フラグがオフのときには端子（６０１）
がローである。このとき端子（６０４）にはローが出力
され、端子（６０５）には端子（６０２）に与えられた
信号の反転信号が出力される。従って、端子（６０１）
がローのときにはＣ要素ＣＯ４は次段のＣ要素と転送の
ためのハンドシェイクをせず、消去回路からの擬似応答
信号を以って転送完了とみなす。

第２図にもどって占有フラグがオン（１）の時には対と
なるべきデータが読み出されているかもしれないので、
これを検出するために、アドレス圧縮の際にマスクする
フィールドである上位アドレスフィールドＢ１と入力デ
ータのタグ部の上位アドレスフィールドＢＱが上位アド
レス比較部Ｑ４）で比較される。この比較結果が一致で
あればデータ対生成を行う必要があるので入力データＤ
Ｏと読み出しデータＤ１をオペランドＲ／Ｌ判定部０（
至）に送出する。

ここでは、Ｒ／Ｌラッチに保持するオペランド位置情報
に従って、２つのデータの位置の並べ換えを行なった後
、データ合流部ａＱにデータ対を伝送し、ＢＮＤ部の制
御信号にしたがってデータ合流部１−ＡＯＢＯＩ、ＤＯ
Ｉを生成する。ここでＢＮＤ部の動作を第７図にしたが
って説明する。図に示すように排他的論理和ゲートの端
子（７０２）にはインバータの段数だけ遅延してきた入
力信号と、端子（７０１）に与えられる入力信号が入力
されており、入力信号の変化に呼応してこのゲートはハ
イレベルのパルス信号を出力する。結果として入力信号
が２倍周された信号が端子（７０３）に出力される。上
段、下段のデータのセレクト信号は、ＢＮＤ部の入力そ
のままでよい。すなわち、セレクト信号がハイレベルの
間（すなわち、上段のデータがセレクトされている間）
に、まず第１の制御信号パルスをＣｏ５に送出し、また
セレクト信号がローレベル（すなわち、下段のデータが
セレクトされている）間に、第２の制御信号パルスをＣ
ｏｓに送出することにより、上段、下段のデータが２語
パケットの１語口、２語口として出力されることになる
。また上位アドレスフィールドが一致しなければ、メモ
リの書きこみも消去もせす、入力データはそのまま出力
される。

第１図にもどって上記のようにハツシュアドレス衝突を
起こした場合には、データは分岐部（４ａ）を通じて対
向比較方式データ対生成機構に送出されオペランド順位
（２オペランド命令の第１オペランドであるか、第２オ
ペランドであるかを示す順位）に従って分岐部（４ｂ）
を通じ第１のデータ伝送路（５）もしくは第２のデータ
伝送路（６）に互いに逆方向に伝送される。ここで、デ
ータ伝送路の詳細を第８図にしたがって述べる。互いに
逆方向にデータを伝送する第１のデータ伝送路（５）お
よび第２のデータ伝送路（６）は、自走式シフトレジス
タとして構成される。自走式シフトレジスタとはデータ
のブツシュインとポツプアウトとを独立的かつ同時的に
行なうことができ、さらにブツシュインされたデータが
次段のレジスタが空き状態であることを条件として、自
動的に出力方向ヘシフトされていくものである。

第１のデータ伝送路（５）を構成する自走式シフトレ’
）スタは、縦続接続された複数の並列データバ”７７７
　Ｂｌ　〜Ｂ３に対応するＣ要素（Ｃｏ１ｎｃｉｄｅｎ
ｔＥ　ｌ　ｅｍｅｎｔ　）　Ｏ３〜Ｃ３を含む。

ここで、第９図および第１０図を参照して、非同期自走
式シフトレジスタを構成するＣ要素について説明する。

Ｃ要素Ｃは−６つの端子Ｔ　＋　−Ｔ６を含み、端子Ｔ
１には前段のＣ要素からの信号ＴＲ１（Ｔｒａｎｓｆｅ
ｒ　Ｉｎ　）が与えられ、端子Ｔ２からは前段のＣ要素
に対して信号ＡＫＱ　（Ａｃｋｎｏｌｅｄｇｅ　０ｕｔ
）が出力される。端子Ｔ３からは後段のＣ要素に対して
ＴＲＱ（Ｔｒａｎｓｆｅｒ　Ｏｕｔ　）が出力され、端
子Ｔ４からは後段のＣ要素からの信号ＡＫ１（Ａｃｋｎ
ｏｕｌｅｇｅ　Ｉｎ　）が与えられる。信号ＴＲＱは、
さらに、その対応する並列データバッファに転送指令信
号として与えられる。

そして、信号ＡＫ１は、後段の並列データバッファの空
き信号として与えられる。

なお、端子Ｔ５にはリセット信号ＲＥ　Ｓ　ＥＴ　が与
えられ、端子Ｔ６には停止信号５ＴＯＰが与えられる。

第９図の回路において、端子Ｔ５からリセット信号ＲＥ
ＳＥＴが与えられると、それがインバータによって反転
され、この信号が与えられる４つのナントゲートＧ＋、
　Ｇ４、Ｇｏ　およびＣＩ４の出力がともにハイレベル
になる。ナンド／７’−トＧｌ、Ｇ４、Ｃｙｌｌおよび
Ｇ１４の出力がハイレベルであり、したがってそれを受
けるナンドゲー）Ｇ３およびＧ１３の出力がともにロー
レベルとなる。ナントゲートＧ４のノ１イレベルの出力
が信号ＡＫＱとなり一端子Ｔ２から前段のＣ要素への信
号ＡＫＩとして与えられる。これが後段の並列データバ
ッファの空きの状態を表わす信号である。このとき、デ
ータがまだ到着していないとすれば、端子Ｔ１への信号
ＴＲ１がローレベルである。端子Ｔ５へのリセット信号
ＲＥ　Ｓ　ＥＴが解除されると、インバータの出力がハ
イレベルとなり、一方ナンドゲートＧ１４からの信号Ａ
Ｋ２もまたハイレベルであり、この状態が初期状態であ
る。

初期状態においては、したがって、ナントゲートＧ＋お
よびＣ＋＋のそれぞれの２つの入力がハイレベルであり
、オアゲートＧ２およびＣＩ２の一方入力がハイレベル
である。そのため、ナントゲートＧ３およびＧ１３の２
つの入力はともにそれぞれハイレベルであり、したがっ
てこのナンドゲー）Ｇ３およびＣＩ３の出力はともにロ
ーレベルである。すなわち、信号ＴＲ２および端子Ｔ３
からの信号ＴＲＱがローレベルである。ナントゲートＧ
４およびＣＩ４の入力は、それぞし、ローレベル、ハイ
レベルおよびハイレベルとなり、これらナントゲートＧ
４およびＧ１４の出力はそれぞ゛れハイレベルとなる。

データが転送されてきて、前段のＣ要素から与えられる
端子Ｔ１への信号ＴＲ１が第１０図に示すようにハイレ
ベルに転じると、ナンドゲー）Ｇ＋の３つの入力はすべ
てハイレベルとなり、その出力はローレベルとなる。そ
うすると、ナントゲートＧ３の出力すなわち信号ＴＲ２
が第１０図に示すようにハイレベルとなり、ナンドゲー
）Ｇ４の出力がローレベルとなる。信号ＴＲ２がハイレ
ベルとなると、ナントゲートＧｏの出力がローレベルと
なり、ナントゲートＧＩ３の出力ＴＲＱがハイレベル、
ナントゲートＧＩ４の出力ＡＫ２がローレベルとなる。

ナンドゲー）Ｇ４およびＣＩ４の出力がそれぞれナント
ゲートＧ３およびＣＩ３の入力に戻り、これらナントゲ
ートＧ３およびＣＩ３の出力がハイレベル状態でロック
される。このようにして、第１０図に示すように端子Ｔ
２からの信号ＡＫＱがローレベルとなり、このＣ要素Ｃ
の対応する並列データバッファにデータが転送されたこ
と、すなわちその状態ではもはやデータの転送を受け付
けないことが前段のＣ要素に伝えられる。また、ナント
ゲートＣＩ３の出力がハイレベルであり、端子Ｔ３から
、後段のＣ要素にハイレベルの信号ＴＲＱが与えられる
。この／％イレベルの信号ＴＲＱが、それに対応する並
列データバッファへの転送指令として与えられ、その並
列データバッファのデータが後段に送られる。

（ｉ号ＡＫＱがローレベルになると、第１０図に示すよ
うに信号ＴＲ１がローレベルになり、したがって、ナン
トゲートＧ＋の出力がハイレベルに戻る。

さらに−前述のようにして、ナントゲートＣＩ４の出力
ＡＫ２がローレベルに変わることによって、ナントゲー
トＧ４の出力ＡＫＱはハイレベルに戻り、ナントゲート
Ｇ３の出力ＴＲ２はローレベルに戻る。

後段のＣ要素からの信号ＡＫＱすなわち端子Ｔ４から与
えられる信号ＡＫ１が、第１０図に示すように、ハイレ
ベルからローレベルに変わると、すなわち、後段の並列
データバッファの空きか抽出されると、オアゲートＧＩ
２の入力がローレベルとなり、信号ＴＲ２もまたローレ
ベルであるため、このオアゲー）　ＣＩ２の出力もまた
ローレベルとなる。このとき、ナントゲートＧ１３の出
力はハイレベルになっているので、ナントゲートＣＩ４
の出力がハイレベルに変わる。そのため、ナンドゲー）
　Ｇ１３の入力がハイレベルとなり、このナンドゲ−１
−ＣＩ３の出力はローレベルに変わる。このようにして
、初期状態と同じ状態に戻る。

もし後段のＣ要素からの信号ＡＫＱすなわち端子Ｔ４か
らの信号ＡＫ１がローレベルのままであるとすると、す
なわち後段のＣ要素に対応する並列データバッファがま
だ空き状態でないとすると、ナントゲートＣ＋＋の１つ
の入力はローレベルのままとなるため、端子Ｔ＋からの
信号ＴＲ１がハイレベルとして与えられて信号ＴＲ２が
ハイレベルに変わっても、ナントゲートＧ目は作用せず
、信号ＴＲＱが／−イレベルにならないので、それによ
って前段からのデータの受け付けが拒否され、したがっ
てこのＣ要素に対応する並列データバッファにはその状
態ではデータが転送できない。

なお、このＣ要素Ｃに端子Ｔ６から、停止信号５ＴＯＰ
が与えられると、そのハイレベルの信号がオアゲートＧ
５を通してナントゲートＧＩ３に与えられる。したがっ
て、このナントゲートＧ１３の出力がローレベルとなり
、この状態では端子Ｔ３からの信号ＴＲＱがローレベル
となり、後段のＣ要素に伝えられ、データの転送が停止
される。

このようにして、第８図に示すように、並列データバッ
ファＢｌ〜Ｂ３とＣ要素Ｃ１〜Ｃ３およヒ並列データバ
ッファＢ４〜Ｂ６とＣ要素Ｃ４〜Ｃ６によって、それぞ
れデータ伝送路（５）および（６）の非同期自走式シフ
トレジスタが構成される。

さらに第８図において一第１および第２の伝送路（５）
および（６）を構成する並列データバッファＢ１からＢ
２へのデータ伝送路および並列データバッファＢ５から
Ｂ６へのデータ伝送路から識別子線が延び、データに付
帯した識別子フィールドの値が発火検出部におくられる
。識別子フィールドが比較判断され、必要であれば一対
となるデータはデータ線から取り込まれ、データ対が生
成される。

次に第１１図にしたがって発火検出部の詳細を述べる。

データ対検出回路（２０）は識別子フィールド検出回路
（２１ａ）と比較回路（２１ｂ）からなる。識別子フィ
ールド検出回路（２１ａ）は、第１および第２のデータ
伝送路（５）および（６）を伝送されるデータから識別
子フィールドを抽出し、その抽出した２つの識別子フィ
ールドの値を比較回路（２１ｂ）で比較し−データ対生
成回路■では、比較回路からの制御信号を受け、これに
呼応して検出した識別子フィールドか含まれるデータを
取り込む。そして取り込んだ２つのデータから１つの新
しいデータ対を生成しそれを出力する。

より詳しく説明すると一第１３図に示すように、第１２
図（Ａ）で示す構成のデータパケットＤＰＩおよびＤＰ
２が、それぞれ、第１および第２のデータ伝送路（５）
および（６）を伝送されているものとする。

これらデータ伝送路（５）および（６）から、識別子フ
ィールドＩＤ１およびＩＤ２を含むデータが、発火検出
部に与えられる。そして−この２つの識別子フィールド
ＩＤ１およびＩＤ２が抽出され比較される。この２つの
識別子フィールドＩＤ１およびＩＤ２が、一定の関係を
有するものであれば−たとえばプログラム構造における
ノード情報などが一致すれば、そのことが比較回路（２
１ｂ）によって検出される。

データ対検出回路圓では、このようにして、データＤＰ
ＩおよびＤＰ２を互いに対をなすべきものとして特定す
る。データ対生成回路器では、そのようにして特定され
たデータパケットＤＰ１およびＤＰ２を−それぞれ第１
および第２のデータ伝送路（５）および（６）から読み
出し、新しい１つのデータ対ＤＰを生成する。この新し
いデータ対は一第１２図（Ａ）で示すようなデータ構造
を有する。

また、第１４図に示すように、第１２図（Ｂ）で示すよ
うな構造のデータパケットＤＰＩおよびＤＰ２が、それ
ぞれ、第１および第２のデータ伝送路（５）および（６
）上を伝送されているものとする。第１３図の場合と同
じようにして、データパケットＤＰｌおよびＤＰ２に含
まれる識別子フィールドＩＤ１およびＩＤ２が比較され
、その一定の関連が検出されると一データ対生成回路器
は、第１４図に示すような新しい１つのデータ対ＤＰを
生成する。この第１４図に示す例では、新しいデータ対
ＤＰは、第１２図（Ｂ）に示す構造を有する。

第１図にもどって、データ対生成回路で生成されたデー
タ対は、発火検出部（７）を出て、データ伝送路（５）
もしくは（６）を通じ、合流部（８）、分岐部（９ａ）
合流部（９ｂ）を通じて、後の演算処理などのために主
データ伝送路にもたらされる。

また、発火検出部で対となるデータがなかった場合には
、このデータは合流部”（８）、分岐部（９ａ）、合流
部（３）をへて再度テンプレートマツチングメモリに入
力される。

第１５図はこの発明の他のブロック図である。

この実施例では、先の実施例第１１図の識別子フィール
ド検出回路の他の実現方法を示したものであり、データ
伝送路＠および例に一定の長さのデータ対検出区間（Ｉ
ａ）′Ｊ６よび（２ａ）を規定し、それらのデータ対検
出区間から比較的長い時間同じ識別子フィールドを取り
出して、比較回路における比較を一層容易にするように
したものである。

第１６図はこの発明の他の実施例を示す概念図である。

前述の実施例では、データをオペランド順位によって第
１および第２の伝送路に分岐させていたか、第１６図に
示すように、オペランド順位によらず第１および第２の
伝送路に送出する構成もとりうる。

以上本発明の実施例をデータ駆動形データ処理装置とし
て説明してきた。しかしながら本発明はｍ一般的にはメ
モリに格納されているデータ群の中から、入力データと
同一の識別子フィールド（キーワード）を有するデータ
を読み出す機能を持つ連想メモリとしても適用できるも
のであるーということを予め指摘しておく。

〔発明の効果〕

本発明においては一発火処理を行うためのデータ待ち合
せメモリとしてハツシュメモリを用いているので、小容
量のメモリでよい。

また、ハツシュ衝突か起った場合でもデータをそのまま
対向比較方式対生成機構に送出するので−すぐに次の入
力データを受け入れることができる。

したがって−ハツシュ衝突が起こってもチェインフィー
ルドを順次検索する操作が不要であり、プロセッサ全体
の効率に与える影響は小さい。

対向比較方式対生成機構においては、入力データをシフ
トレジスタ上で伝送する間に他の入力データとの識別子
フィールドの比較が行われるので一ハツシュ衝突を起こ
したデータに対する十分な処理能力を持っている。また
対向比較方式対生成機構の容量（シフトレジスタ段数）
は、同時に発生するハツシュ衝突データを収容できれば
よいので小容量でよい。

以上のように、ハツシュメモリと対向比較方式対生成機
構を組み合せることにより、処理効率が高くしかもハー
ドウェア規模を小さく抑えた発火処理部を提供すること
ができた。その結果、データ処理装置全体としてもより
高速で、ハードウェア量を低減したシステムを構成する
ことができる。

【図面の簡単な説明】

第１図は、本発明が実施され得るデータ処理装置の一例
を示すシステム概念図である。 第２図は、テンプレートマツチングメモリを説明する概
略ブロック図である。 第３図は、入力データの書式の一例を示す図である。 第４図は、テンプレートマツチングメモリのうちＥＸＰ
部を説明する論理図とタイミング図である。 第５図は一テンプレートマツチングメモリのうちメモリ
一部の書式の一例を示す図である。 第６図は−テンプレートマッチングメモリのうちパケッ
ト消去回路の論理図とタイミング図である。 第７図は、テンプレートマツチングメモリのうちＢＮＤ
部の論理図とタイミング図である。 第８図は、対向比較方式対生成機構を原理的に説明する
概略ブロック図である。 第９図は、Ｃ要素の一例を示す回路図である。 第１０図は一層９図回路を説明するためのタイミング図
である。 第１１図は、対向比較方式対生成機構において対となる
べきデータから１つのデータ対を生成することを説明す
る概念図である。 第１２図は、データの書式の一例を示す図であり、第１
２図（Ａ）および第１２図（Ｂ）はそれぞれ異なる例を
示す。 第１３図および第１４図は、それぞれ対となるデータか
ら１つのデータ対を生成する時のデータおよびデータ対
の書式を説明する概念図である。 第１５図は、本発明のうち、対向比較方式対生成機構の
他のブロック図である。 第１６図は、本発明の他の実施例を示す概念図である。 第１７図は、データ駆動形データ処理方式の概念図を示
す。 第１８図は一従来例〔１〕を説明する図であり、第１８
図（Ａ）はその概念図であり、（Ｂ）はハツシュ操作の
概念図である。 第１９図は、従来例〔２〕を説明する概略図である。

Claims (1)

1. 【特許請求の範囲】 識別子フィールドを含むデータの識別子フィールドを入
   力アドレスとし、入力アドレスのビット幅を一定の規則
   に従つて圧縮するアドレスハッシュ手段、 前記アドレスハッシュ手段によつて生成されたハッシュ
   アドレスに従つてメモリをアクセスし、データの書きこ
   み、読み出しをするメモリ書きこみ手段およびメモリ読
   み出し手段、 前記メモリ読み出し手段によつて読み出されたデータの
   識別子フィールドと入力データの識別子フィールドを比
   較する識別子フィールド比較手段、を備えて識別子フィ
   ールドの一致するデータの対を生成するマッチングメモ
   リ、 前記マッチングメモリにおいて読み出した識別子フィー
   ルドが入力データの識別子フィールドと不一致となつた
   場合に、このデータを受け入れる、前記データを第１の
   方向に順次伝送するための、かつシフトレジスタを用い
   て構成される第１のデータ伝送路、 前記データを上記第１の方向とは逆の第２の方向に順次
   伝送するための、かつシフトレジスタを用いて構成され
   る第２のデータ伝送路、 上記第１および第２のデータ伝送路で構成されるデータ
   伝送路の各段ないし一定段数毎に識別子フィールド比較
   手段を備え、前記データ伝送路を伝送される複数のデー
   タの識別子フィールド比較結果が一致であるとき、該当
   段に滞在する複数のデータから新たなデータの対を生成
   する対向比較方式データ対生成機構、 を備えたことを特徴とするデータ処理装置。