JP2512074B2 - デ―タ駆動形計算機 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ入出力のための特殊なモードを有
するデータ駆動形計算機に関するものである。

〔従来の技術〕

データ駆動形計算機は、データフロー形計算機とも呼
ばれ、「処理に必要なデータの組がそろい次第、いつで
もこの処理を実行してよい」というデータ駆動原理を基
本的な実行方式とする計算機である。

従来のこの種の情報処理装置については、「画像処理
分野をねらったデータフロー型プロセッサLSI」（松本
他，日経エレクトロニクス,No.340,pp.181−218,1984.
4.9）に論文が掲載されている。以下、この論文に基づ
いて従来例の説明を行う。

第４図は従来のデータ駆動形マイクロプロセッサのブ
ロック構成を示し、図において、１は入力制御部、８は
出力制御部、２はリンクテーブル部、３はファンクショ
ンテーブル部、４は待ち合わせメモリ部、５はキュー
部、６は演算部、７は出力キュー部である。

また第５図は第４図の装置のトークンのフォーマット
の遷移及び各テーブルの内容を示し、同図（ａ）〜
（ｅ）において、９〜13はトークンであり、トークン９
において、101はモジュール番号、102は行先アドレス、
103はデータであり、トークン11において、112は次行先
アドレス、105はファンクションテーブルアドレス、106
はセレクションコードである。またトークン12におい
て、107は待ち合わせメモリアドレス、108はオペコード
であり、トークン13において、131,132は第１データ，
第２データである。

また同図（ｆ）〜（ｈ）において、14〜16はそれぞれ
リンクテーブル，ファンクションテーブル，待ち合わせ
メモリであり、０〜127,0〜63,0〜511はそれぞれそのア
ドレスを示す。またリンクテーブル14において、205は
ファンクションテーブルアドレス、212は次行先アドレ
ス、206はセレクションコードであり、ファンクション
テーブル15において、207は待ち合わせメモリアドレ
ス、208は及びコードである。また待ち合わせメモリア
ドレス16において、230はデータである。

次に動作について説明する。

第４図のように構成された情報処理装置に対して、第
５図（ａ）に示すトークン９が入力される。入力制御部
１に到着したトークン９のモジュール番号MN101は、予
めこの情報処理装置に与えられているモジュール番号と
比較され、不一致ならばこのトークンはそのままの形式
で出力制御部８に送出されて外部に出力され、一致した
場合のみモジュール番号MN101を除いたトークン10（同
図（ｂ）参照）がリンクテーブル部２に送出される。

リンクテーブル部２ではトークン10の行先アドレス1D
102をアドレスとしてそのリンクテーブルLT14を参照
し、ファンクションテーブルF15の読み出しのためのフ
ァンクションテーブルアドレスFTA205,次にトークンが
リンクテーブル部２に到着したときにリンクテーブルを
読み出すための次行先アドレス1D′212、及びこのトー
クンに対して施すべき命令の分類を表すセレクションコ
ードSEL206などを読み出してトークン10に付加し、新た
なトークン11（図示（ｃ）参照）を構成してファンクシ
ョンテーブル部３に送出する。

ファンクションテーブル部３では、ファンクションテ
ーブルアドレスFTA105をアドレスとしてそのファンクシ
ョンテーブルFT15を参照し、以後に続くパンプライン段
における処理内容を決定するパラメータ群を得る。得ら
れたパラメータの一部はそのままトークン11に付加され
るが、他の部分は図示されていない制御部で際処理さ
れ、その結果がトークン11に付加されて新たなトークン
12を構成して待ち合わせメモリ部４に送出される。

例えば、ファンクションテーブル部３が受け取ったト
ークン11が２オペランド演算の一方のオペランドとなる
トークンであり、他方のオペランドとなるべきトークン
は既に到着して待ち合わせメモリ部４で待機していると
すると、ファンクションテーブル部３においてこのトー
クン11は演算の種類を表すオペランドOPC208と、２オペ
ランド演算の他のオペランドが格納されている待ち合わ
せメモリDM16のメモリアドレスDMA207とを得てトークン
11に付加してトークン12（同図（ｄ）参照）を構成す
る。

待ち合わせメモリ部４では、演算の実行に必要な他の
オペランドに相当するデータ230を読み出して、２オペ
ランド131,132を備えたトークン13（同図（ｅ）参照）
としてキュー部５に送出する。

キュー部５はファーストイン・ファーストアウトメモ
リで構成されており、このトークン13がフォーストイン
・ファーストアウトメモリの先頭に達すると、演算部６
に送出されて演算処理が実行される。演算結果トークン
は第５図（ｂ）に示す形式であり、このトークン10はリ
ンクテーブル部２へ送出される。

このようにして、入力されたトークンはリンクテーブ
ル部2,ファンクションテーブル部３、待ち合わせメモリ
部4,キュー部5,演算部６からなるパイプラインリング50
を何回か巡回することにより必要な処理が施されて、そ
の後再度出力のためにリンクテーブル部２を通ってファ
ンクションテーブル部３に行き、ここで出力のための命
令を受け取り、待ち合わせメモリ部４とキュー部５を経
由して出力キュー部７に送られ、さらに出力制御部８を
経由して外部に出力される。

〔発明が解決しようとする課題〕

ところが、従来例に示した処理方法では、外部から処
理するデータを入力する時にデータだけでなくモジュー
ル番号や行先アドレスなどのいわゆるタグ情報を付加す
る必要がある。また、処理結果のデータを出力する時に
も、これらの情報が付加されたまま出力され、しかもデ
ータ駆動形計算機においては命令の実行順序が確定的で
はないため必ずしも所望の順序通りに出力されない。こ
のため、 データのみの場合にくらべて、入出力のためのピン
の数が増えたり、さもなければ、１つのトークンを複数
ワードに分けて入出力しなければならないために、入出
力レートが低下する、 データに行先アドレス等を付加して入力トークンを
組みたてるための外部装置またはホストプロセッサが必
要となる、 出力トークンの出力順は一般には定まらないので、
出力トークンの行先アドレス等を判断して、出力トーク
ン列を所定の順序に並べ換えるための外部装置またはホ
ストプロセッサが必要となる、 などの問題点があった。

本発明は上記の問題点を解決するためになされたもの
で、所定の順序でデータを入力すれば、行先アドレス等
の情報を与えなくても、データのみを入力することによ
り、所定の順序で出力データが得られるデータ駆動形計
算機を得ることを目的としている。

〔課題を解決するための手段〕

本発明に係るデータ駆動形計算機は、入力部に、入力
されるデータがタグ情報を有さないデータであるとき順
次入力されるデータに対して行先アドレス等のタグ部を
付加するパケット組立機構を設け、タグ無しデータの入
力が可能となるようにしたものである。さらに出力部
に、例えば出力パケット列を一旦バッファし、データ部
のみを所定の順序で出力するパケット分解・並べ換え機
構を設け、所定の順序で出力データ列が得られるように
したものである。

〔作用〕

この発明においては、入力データがタグ情報を有さな
いとき、該入力データに順次タグ情報を付加してパケッ
トを組み立てるから、あるいはさらに出力パケットに対
して分解，並べ換え等行うから、外付け回路なしで、デ
ータ部のみの入出力が可能となり、タグ部の入出力によ
るピン数の増加や入出力レートの低下が防止され、しか
もデータ出力が所定の順序でなされる。

〔実施例〕

以下、本発明の実施例を図について説明する。第１図
は、本発明の一実施例によるデータ駆動形計算機の概略
構成を示すブロック図である。基本的な処理部のブロッ
ク構成は従来例と同一であり、命令記憶部としてのリン
クテーブル部2,ファンクションテーブル部3,及び待ち合
わせメモリ４と、演算部６とからなっている。従来例と
異なる点は、処理要求パケットの入力部分にパケット組
立部50を設け、結果パケットの出力部分にパケット分解
・並べ換え部55を設け、この２つの機能ブロックの動作
モードを選択するための制御信号SELの入力端子を設け
たことである。

制御信号SELは、入出力パケットの形式を選択するた
めの信号であり、SEL＝０のときには、従来例の第５図
（ｂ）に示すようなタグブロック（ID）とデータブロッ
ク（DATA）が２語構成で順次入出力され、またSEL＝１
のときには、データ部のみが１語構成で順次入出力され
ることになる。即ち、SEL＝０のときは従来例通り、SEL
＝１のときにはタグなしデータの処理を行うべく制御を
行うプロセッサとなっている。

次に第１図に従ってSEL信号が“1"のときの概略動作
を説明する。パケット組立部50に外部から順次入力され
るデータに対して、入力されてきた順にID番号が０から
順番に付けられてタグ情報となり、このタグとデータと
からなるパケットがリンクテーブル部２に出力される。
リンクテーブル部２では、第８図に示すようにFTA及びI
D′等を読み出してパケットのタグ部を更新することに
より、データに対する処理が可能となる。

以後、パケットは第１図に示すファンクションテーブ
ル部3,待ち合わせメモリ部4,キュー部5,演算部6,リンク
テーブル部２からなる巡回形パイプライン処理を施さ
れ、プログラムに記述された所定の処理が終了すると、
出力キュー部７を経てパケット分解・並べ換え部55に出
力される。

パケット分解・並べ換え部55では、到着したパケット
をID番号順に並べ換えることによって、ID番号の大小で
指定される所定の順序に従って、しかもタグ部を有しな
いデータ部のみを外部に出力することができる。

ここで、本実施例にかかるデータ駆動形計算機に対す
るデータの入出力関係について述べる。第12図の（ｂ）
および（ｃ）は実行するプログラムの例を示す式ならび
にそのデータフローグラフ表現である。また、同図
（ａ）は時系列的に入力される（Ai,Bi,Ci）（ｉ＝1,2,
…）の組に対して出力（Xi,Yi）（ｉ＝1,2,…）が得ら
れることを示している。図中の世代は、時系列時に到着
するデータの組を他の組と区別するために付ける番号で
ある。この例では、１世代当たりの入力パケット数は３
パケットであり、出力パケット数に２パケットである。
本実施例においては、一世代内のデータは必ず所定の順
序（例えば、Ai,Bi,Ciの順）で入力されることを仮定し
ている。すなわち本実施例は、連続的に入力されるデー
タを、一世代当たりのデータ数毎に区分し、又世代内で
は入力されるデータに対して順番にタグ（ID番号）を付
けることによって矛盾なくデータ処理が実行できるとい
う考え方に基づいてなされたものである。

以下、SEL信号が“1"であり、タグなしデータの処理
を行う場合を中心に、パケット組立部，リンクテーブル
部，パケット分解・並べ換え部の動作を詳細に説明す
る。

まず、第２図に従ってパケット組立部50の内部構成と
動作について説明する。このパケット組立部50は図に示
すように、入力ラッチ501,タグ部ラッチ507,データ部ラ
ッチ508,入力パケット数格納レジスタ503,入力パケット
数カウンタ504,比較回路505,セレクタ512,515,516,525,
ディレイ513,1ビットカウンタ514,ハンドシェイク転送
制御回路517,Dフリップフロップ520,及び各ゲート502,5
06,509,510,511,518,521,522,523,524から構成されてい
る。

まず、一世代当たりの入力パケット数はレジスタ503
に格納されるが、ANDゲート502の入力であるマスタリセ
ット信号とSEL信号とがともに“1"となったときに、入
力データ端子に与えたデータがロードされて初期化が行
なわれる。また、ゲート506,518を介して入力パケット
数カウンタ504,1ビットカウンタ514に入力されるマスタ
リセット信号が“1"になったときには、該各カウンタは
初期化される。

この状態において、転送要求信号TR1とともにデータ
が入力されると、そのたびに入力ラッチ501にデータが
ラッチされる。後述するハンドシェイク転送制御回路51
7が前記転送要求信号TR1を受理すると、受理信号RE1を
発生するとともに次段への転送要求信号TR2は立ち上げ
る。これによりセレクタ512は右側入力を選択するの
で、データ部ラッチ508はデータをラッチし、又セレク
タ516は下側入力を選択するので、入力パケット数カウ
ンタ504の出力がタグ部として出力されることになる。
一方、セレクタ515は下側入力を選択するので、データ
が入力されるたびに転送要求信号TR3が立ち上がる。転
送要求信号TR3に対する受理信号RE2がセレクタ525を介
して返されるとTR2が立ち下がり、この時入力パケット
数カウンタ504にクロックが入力されてカウント値が１
インクリメントされる。このようにして、１パケットが
リンクテーブル部２に転送されるたびにカウント値がイ
ンクリメントされて行き、１世代当たりの入力数に達す
ると比較回路505が一致信号“1"を出力し、入力パケッ
ト数カウンタ504をリセットして次の世代に対する処理
が始まる。

以上述べたように、一世代当たりＮ個の入力データが
ある場合には、０から（Ｎ−１）までのID番号（タグ
部）が自動的に送出される。

ここでハンドシェイク転送制御回路517は第９図
（ａ）に示すようにNANDゲート901,インバータ902,及び
SRフリップフロップ910,920の論理回路から構成されて
おり、同図（ｂ）のタイミングチャートに示すように、
Send入力を受けて次段へのSend出力を発生するための制
御回路である。この制御回路は、 …転送要求信号の立上げ …これに呼応した受理信号の立上げ …これに呼応した転送要求信号の立下げ …されに呼応した受理信号の立下げ というシーケンスを実行する４サイクル動作の完全なハ
ンドシェイク実現回路となっている。

第２図において、SEL信号が“0"の場合には、データ
入力端子から２回データを受け取り、第１のデータはタ
グ部ラッチ507に、また第２のデータはデータ部ラッチ5
08にラッチされるように制御され、さらに１ビットカウ
ンタ514のキャリー出力を次段への転送要求信号TR3とす
ることによって、タグ部とデータ部を交互に入力してリ
ンクテーブル部２に送出するように制御される。

次にリンクテーブル部について説明する。リンクテー
ブル部は従来例と同様の構成であるが、第８図に示すよ
うに、 メモリのアドレス領域が入力パケット用、内部循環
パケット用、出力パケット用に分かれており、 入力パケット（各世代Ｎ個）用のアドレス領域が０
番地から（Ｎ−１）番地に設定され、 出力パケット（各世代Ｌ個）領域のID′フィールド
が０から（Ｌ−１）に設定されているという特徴を有し
ている。前記設定は、プログラムをコンパイルする際に
容易に実現することができる。

次に第３図に従ってパケット分解・並べ換え部55の内
部構成と動作について説明する。このパケット分解・並
べ換え部は、図に示すように、データラッチ551,第1,第
２の並べ換え用２ポートRAMバンク552,553,書き込み，
読み出しバンク制御回路554,555,出力ラッチ559,セレク
タ556〜558,560,562,2倍周回路561,1ビットカウンタ56
3、及びハンドシェイク転送制御回路564,565から構成さ
れている。

まず、SEL信号が“1"のとき、出力キュー部７から到
着したパケットは、データラッチ551にラッチされた
後、ID番号（タグ部）を書き込みアドレスとして、デー
タ部を第１又は第２の２ポートRAMバンク552,553に書き
込む。このときのバンクの選択は、後述する書き込みバ
ンク制御回路554によってなされる。第１及び第２のバ
ンクは交互に使用され、出力スループットの向上を図っ
ている。例えば、１世代当たりＬ個の出力パケットの第
１のバンクへの書き込みが完了すると、書き込みバンク
制御回路554は後述する読み出しバンク制御回路555に対
して、読み出し許可信号R1を与える。そして第１のバン
クが読み出されている間に、第２のバンクに書き込むこ
とが可能である。一方読み出しバンク制御回路555は、
アドレス０からＬ個のデータを連続的に読み出すことに
よって、所定の順序でデータを読み出すことが可能であ
り、第１のバンクの読み出しが完了すると、読み出し完
了信号F1を書き込みバンク制御回路554に対して送出す
る。これにより、書き込みバンク制御回路側では、第１
のバンクが空き状態となり、再利用可能であることが検
知できる。

以上のように、パケット分解・並べ換え部55では、パ
ケットの分解によるタグの除去及び２ポートRAMを用い
たデータの所定の順序への並べ換えが実現できる。

一方、SEL信号が“0"のときには、セレクタ558の上側
入力が選択されており、またこのデータを出力している
セレクタ556は出力キュー部７から到着した結果データ
パケットのタグ部とデータ部を交互に出力するので、外
部へは結局タグ部とデータ部が交互に出力されることに
なるが、このとき所定の順序への並べ換えは行われな
い。また、このときは１パケット到着毎に２つのデータ
を出力しなければならないので、データ送信要求信号S2
からS3への経路上に後述する２倍周回路561が設けられ
ている。なお、ハンドシェイク転送制御回路564,565の
構成及び動作は、基本的に前述の第９図に示したものと
同様である。

上記２倍周回路561は第10図（ａ）に示すように、論
理回路811〜813及び１ビットカウンタ814から構成され
ている。１つの送信要求信号パルスS3が出力される動作
のタイミングチャートを同図（ｂ）に示す。

次に、第３図に示した書き込みバンク制御回路554に
ついて、第６図によりさらに詳細に説明する。この書き
込みバンク制御回路554は、図に示すように、書き込み
パケット数格納レジスタ601,書き込みパケット数カウン
タ602,比較回路603,1ビットカウンタ606,Dフリップフロ
ップ608,609,ディレイ回路，及び各ゲート604,605,607,
610〜617から構成されている。

初期化の段階において、１世代当たりの出力パケット
数（例えばＬ個）をデータ入力端子に与え、SEL信号を
“0"に、マスタリセット信号を“1"に維持することによ
り、値Ｌが書き込みパケット数格納レジスタ601にロー
ドされる。また、マスタリセット信号を“1"に保持する
ことによって、書き込みパケット数カウンタ602,1ビッ
トカウンタ606,Dフリップフロップ608及び609がリセッ
トされる。

初期状態においては、１ビットカウンタ606の出力WE
は“0"であるから、その反転である▲▼は“1"であ
り、送信要求信号S2（第３図のS2と同一信号）が“1"に
なるたびにANDゲート607の出力WE1（第３図のWE1と同一
信号）が“1"となり、第１のバンクの並べ換え用ポート
RAMにID番号（タグ部）をアドレスとしてデータを書き
込む。このようにして所定個数（例えばＬ個）の書き込
みが完了すると、書き込みパケット数格納レジスタ601
の内容と書き込みパケット数カウンタ602の出力がとも
にＬとなり、比較回路603の一致信号出力が“1"になる
ので、１ビットカウンタ606にクロックが入力されてWE
が“0"から“1"に反転し、Ｄフリップフロップ608にト
リガーが入力されて第１のバンクの読み出し許可信号R1
が“1"に変化すると同時に、書き込みパケット数カウン
タ602がリセットされる。

即ち 第１のバンクの読み出し可能状態、 第２のバンクは書き込み可能状態、 となると同時に、 書き込みパケット数カウンタ602は第２のバンクに
対する書き込みパケット数のカウントを開始する。

一方、第１のバンクの読み出しが完了すると、完了信
号F1を受信して、Ｄフリップフロップ608の出力R1は
“0"に戻る。ところが、第１のバンクの読み出しが完了
しないうちに、第２のバンクへの書き込みが終了した場
合には、それ以上の書き込みを阻止する必要がある。こ
のとき、R1とR2はともに“1"となっているので、２入力
NANDゲート614でこの状態を検知し、このような事態が
発生した時には書き込み禁止信号1Hで以て送信要求信号
S2を抑制するための２入力ANDゲート607が設けられてい
る。もちろん、第１のバンクの読み出しが完了すれば、
R₁は“0"に変化するので、即座に第１のバンクへの書き
込みが再開され得ることは言うまでもない。

次に、同様に第３図に示した読み出しバンク制御回路
555について、第７図により説明を行う。この読み出し
バンク制御回路555は、図に示すように、読み出しパケ
ット数格納レジスタ701,読み出しパケット数カウンタ70
2,比較回路703,ディレイ回路706,707,1ビットカウンタ7
08,フリップフロップ710,720,730,及び各ゲート704,70
5,709,713,714,723,724,731,732,735から構成されてい
る。

読み出しパケット数（例えばＬ）の制御は、読みだし
パケット数格納レジスタ701,読み出しパケット数カウン
タ702及び比較回路703を用いて行われているが、書き込
みバンク制御回路554における制御（第６図）と全く同
様なので、制御及び初期化の動作説明は省略する。

読み出しバンクの選択は１ビットカウンタ708の出力
の反転信号BANK（第３図のBANKと同一信号）によって制
御されている。本実施例では構成の簡単化のために、両
バンクを同時に読み出し、２つの読み出しデータの何れ
かをBANK信号で選択するように構成している（第３
図）。従って読み出しアドレスは読み出しパケット数カ
ウンタ702の出力であり、両バンクともに共通である。

初期状態においては第１のバンクが選択されている。
この時、読み出し許可信号R1が“1"に変化すると、SRフ
リップフロップ710のＱ出力が“0"に変化して２入力NAN
Dゲート731の出力RDを“1"に反転する。この初期状態に
おいては、３入力NANDゲート732の他の２入力は共に
“1"なので、RDが“1"に反転することによってSRフリッ
プフロップ730がセットされてS4が“1"になる。S4に呼
応して読み出し信号であるA5（“1"）が返ってくれば、
読み出しパケット数カウンタ702がインクリメントされ
ると同時にSRフリップフロップが730リセットされる。

以上のようにして第１のバンクから連続的に読み出し
を行い、所定の個数（例えばＬ個）の出力データを読出
すと比較回路703の一致信号出力が“1"となり、２入力A
NDゲート714の入力が共に“1"になるので、その出力で
ある第１のバンク読み出し完了信号F1が“1"となると同
時に、２入力NORゲート713の出力が“1"となってSRフリ
ップフロップ710がセットされる。また、これに伴って
１ビットカウンタ708の出力が反転し、第２のバンクが
読み出されるようになる。

ただし、１ビットカウンタ708の出力の変化は、ディ
レイ回路706,707を通って２入力ANDゲート714,724にも
たらされるため、一致信号に呼応して読み出し完了信号
を出力する２入力ANDゲートはもともと選択されていた
側のゲート（上記説明では第１のバンク側の２入力AND
ゲート714）となる。

このようにして読み出しを行った結果、両バンク共に
データが空になった場合には、２入力NANDゲート731は
入力がともに、“1"となるため、その出力RDは、“0"と
なり、３入力NANDゲート732の出力を支配的に“1"に固
定するためにSRフリップフロップ730のセットがなされ
ず、S4は“0"に固定されて読み出しができなくなるよう
に制御される。

ここで、各図中のディレイ回路は第11図（ａ），
（ｂ）に示すように、インバータ815,816又はインバー
タ817〜820で構成される単純なディレイ回路である。

このような本実施例では、以下のような効果が得られ
る。即ち、 順次入力されるデータに対して、順に行先アドレス
等のタグ部を付加するパケット組立機構を設けたので、
タグなしデータの入力が可能となり、 （ａ）実効的なデータ入力レートの向上 （ｂ）入力ピン数の低減 （ｃ）タグを付加するための外部装置やホストプロセッ
サが不要 となる。また、 出力パケットを一旦バッファし、データ部のみを所
定の順序で出力するパケット分解・並べ換え機構を設け
たので、 （ａ）外部装置やホストプロセッサを用いてデータの並
べ換えをすることなく、所定の順序で出力データ列が得
られ、 （ｂ）実効的なデータ出力レートの向上 （ｃ）出力ピン数の低減 が可能となる。

また、本実施例のデータ駆動形プロセッサは、外部
からはタグなしでデータの処理装置と見ることができ、
このプロセッサを用いたシステムの設計が容易であり、
しかもシステムのハードウェア量を小さくすることがで
きる。

なお、上記実施例では、データに付加するタグとして
はID番号、即ち行先アドレスのみを示したが、世代番号
についても入力データに順に付加することは可能であ
る。

また、上記実施例ではシステムクロックを用いずに動
作可能な非同期回路による実現についてのみ示したが、
同様の回路をクロック同期型回路で実現することが可能
であるのは言うまでもない。

さらに、上記実施例ではデータ駆動形プロセッサの内
部構成は説明の簡略化のために従来例の構成に準拠させ
たが、本発明が一般的なデータ駆動形情報処理装置に対
しても適用可能であることは明らかである。

また、上記実施例では、パケット分解機構とパケット
並べ換え機構の両方を同一のハードウェア上で実現した
が、どちらか一方のみを実現することも可能であり、例
えば、タグ部の情報に従ったパケットの並べ換えのみを
実現し、外部出力時には、タグ情報を付加したままのデ
ータを所定の順序で出力することも可能である。

また、上記実施例では、入力部分にパケット組立機構
を、出力部分にパケット分解・並び換え機構を設けて入
出力部分両方でピン数の低減、入出力レートの向上等を
はかったものを示したが、本発明ではパケット組立機構
のみ、或いはパケット分解・並び換え機構のみを設ける
ようにしてもよく、この場合入力部分或いは出力部分の
いずれかにおいてピン数の低減、入力，或いは出力レー
トの向上等をはかることができる。

〔発明の効果〕

以上のように、この発明によれば、入力部に、入力さ
れるデータがタグ情報を有さないデータであるとき順次
入力されるデータに対して行先アドレス等のタグ部を付
加するパケット組立機構を設けたので、タグ無しデータ
の入力が可能となり、実効的なデータ入力レートの向
上，入力ピン数の低減が図れるとともに、外部装置なし
でデータ部のみの入力が可能となる。

さらに前記パケット組立機構とともに、或いは単独
に、出力部に、例えば出力パケット列を一旦バッファ
し、データ部のみを所定の順序で出力するパケット分解
・並べ換え機構を設ければ、所定の順序で出力データ列
が得られるとともに、前記と同様に実効的なデータ出力
レートの向上，出力ピン数の低減を図ることができる効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるパケット組立部の一構成例を示すブロッ
ク図、第３図は第１図におけるパケット分解・並べ換え
部の一構成例を示すブロック図、第４図は従来のデータ
駆動形プロセッサの構成を示すブロック図、第５図は第
４図のプロセッサ内のデータの形式等を示す図、第６図
は第３図における書き込みバンク制御回路の一構成例を
示すブロック図、第７図は第３図における読み出しバン
ク制御回路の一構成例を示すブロック図、第８図は第１
図におけるリンクテーブル部の内部構成の一部を示す概
略図、第９図（ａ）は第２図及び第３図におけるハンド
シェイク転送制御回路の一構成例を示す論理回路図、第
９図（ｂ）は該転送制御回路の動作を示すタイミングチ
ャート図、第10図（ａ）は第３図における２倍周回路の
一構成例を示す論理回路図、第10図（ｂ）はこの２倍周
回路の動作を示すタイミングチャート図、第11図
（ａ），（ｂ）は第２図，第６図，及び第７図で用いた
ディレイ回路を示す図、第12図（ａ）は本発明のプロセ
ッサに対する入出力関係を示す概略図、第12図（ｂ）は
第12図（ａ）に示す入出力関係の式を表す図、第12図
（ｃ）はそのデータフローを示す図である。 ２…リンクテーブル部、３…ファンクションテーブル
部、４…待ち合わせメモリ部、５…キュー部、６…演算
部、７…出力キュー部、50…パケット組立部、55…パケ
ット分解・並べ換え部。 なお図中同一符号は同一又は相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅井 文康 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 福原 毅 兵庫県尼崎市塚口本町８丁目１番１号 三菱電機株式会社応用機器研究所内

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】外部から入力される入出力形式選択信号に
   応じて、入力されるデータがタグ情報を有さないデータ
   であるとき順次入力されるデータに対してタグ情報を付
   加してパケットを組み立てるパケット組立部と、 前記入力されるデータに対して施すべき処理手順を記憶
   する命令記憶部と、 前記処理手順に従って前記入力データを演算処理する演
   算部と、 この演算処理部によって処理されたパケットを外部に出
   力する出力制御部とを備えたことを特徴とするデータ駆
   動形計算機。
2. 【請求項２】前記出力制御部は、出力パケット列を各パ
   ケットに付加されているタグ情報の順に並べ換えて出力
   するものであることを特徴とする特許請求の範囲第１項
   記載のデータ駆動形計算機。
3. 【請求項３】前記出力制御部は、出力パケットをタグ情
   報とデータ情報に分解し、そのデータ情報のみを各パケ
   ットに付加されているタグ情報の順に並べ換えて出力す
   るものであることを特徴とする特許請求の範囲第１項記
   載のデータ駆動形計算機。
4. 【請求項４】外部より順次データが入力される入力制御
   部と、 前記入力されるデータに対して施すべき処理手順を記憶
   する命令記憶部と、 前記処理手順に従って前記入力データを演算処理する演
   算部と、 この演算処理部によって処理されたパケットを各パケッ
   トに付加されているタグ情報の順に並べ換えて外部に出
   力する出力制御部とを備えたことを特徴とするデータ駆
   動形計算機。
5. 【請求項５】外部より順次データが入力される入力制御
   部と、 前記入力されるデータに対して施すべき処理手順を記憶
   する命令記憶部と、 前記処理手順に従って前記入力データを演算処理する演
   算部と、 この演算処理部によって処理されたパケットをタグ情報
   とデータ情報に分解し、そのデータ情報のみを各パケッ
   トに付加されているタグ情報の順に並べ換えて外部に出
   力する出力制御部とを備えたことを特徴とするデータ駆
   動形計算機。