JPH11316681A - 命令バッファへのロ―ド方法、装置およびプロセッサ - Google Patents
命令バッファへのロ―ド方法、装置およびプロセッサInfo
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- JPH11316681A JPH11316681A JP11024188A JP2418899A JPH11316681A JP H11316681 A JPH11316681 A JP H11316681A JP 11024188 A JP11024188 A JP 11024188A JP 2418899 A JP2418899 A JP 2418899A JP H11316681 A JPH11316681 A JP H11316681A
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Abstract
(57)【要約】
【課題】 命令の順不同発行が可能なプロセッサの命令
バッファへのロードを行うための方法および装置を提供
すること。 【解決手段】 命令の順不同発行が可能なこのプロセッ
サは、複数のキャッシュ行を有する命令キャッシュを備
える。命令キャッシュは、マルチプレクサを介して命令
バッファに結合されている。命令バッファは複数のスロ
ットを備えており、これらのスロットには、マルチプレ
クサの監視下で命令キャッシュから命令が順次充填され
る。最初の命令が存在するスロットは、フェッチ・アド
レスによって示される。最初の命令が命令バッファの第
１スロット内に存在しない場合、命令キャッシュの後続
のキャッシュ行から命令バッファ内の任意の空きスロッ
トを命令で充填する。
バッファへのロードを行うための方法および装置を提供
すること。 【解決手段】 命令の順不同発行が可能なこのプロセッ
サは、複数のキャッシュ行を有する命令キャッシュを備
える。命令キャッシュは、マルチプレクサを介して命令
バッファに結合されている。命令バッファは複数のスロ
ットを備えており、これらのスロットには、マルチプレ
クサの監視下で命令キャッシュから命令が順次充填され
る。最初の命令が存在するスロットは、フェッチ・アド
レスによって示される。最初の命令が命令バッファの第
１スロット内に存在しない場合、命令キャッシュの後続
のキャッシュ行から命令バッファ内の任意の空きスロッ
トを命令で充填する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に、データ処理
のための方法および装置に関し、詳細には命令バッファ
へのロードを行うための方法および装置に関する。さら
に詳細には、本発明は、命令の順不同発行が可能なスー
パースカラ・プロセッサの命令バッファへのロードを行
うための方法および装置に関する。
のための方法および装置に関し、詳細には命令バッファ
へのロードを行うための方法および装置に関する。さら
に詳細には、本発明は、命令の順不同発行が可能なスー
パースカラ・プロセッサの命令バッファへのロードを行
うための方法および装置に関する。
【０００２】
【従来の技術】すべてではなくとも、ほとんどのスーパ
ースカラ・プロセッサは、命令の順不同（ｏｕｔ−ｏｆ
−ｏｒｄｅｒ）発行を実行することができる。命令の順
不同発行には多くの実施方式があるが、これらすべての
方式にとって重要な要素は、プログラム内での命令の出
現順序ではなくデータ依存関係の解決と実行資源の可用
性に基づいて実際の実行順序を決定する発行キュー（す
なわち発行論理回路）である。
ースカラ・プロセッサは、命令の順不同（ｏｕｔ−ｏｆ
−ｏｒｄｅｒ）発行を実行することができる。命令の順
不同発行には多くの実施方式があるが、これらすべての
方式にとって重要な要素は、プログラム内での命令の出
現順序ではなくデータ依存関係の解決と実行資源の可用
性に基づいて実際の実行順序を決定する発行キュー（す
なわち発行論理回路）である。
【０００３】それにもかかわらず、命令は通常、プログ
ラム順序に基づいてプロセッサの命令キャッシュ（Ｉキ
ャッシュ）内のキャッシュ行に格納される。さらに、Ｉ
キャッシュへのアクセスの各単位は通常、複数個の命令
である。たとえば、命令長が４バイトであるプロセッサ
・アーキテクチャでは、各Ｉキャッシュ・アクセスは３
２バイト幅となるが、これは１回のＩキャッシュ・アク
セス当たり合計８個の命令に等しい。最も単純なＩキャ
ッシュ設計の場合でも、これらの命令は、多重化して８
個以下のスロットを有する命令バッファに入れてから発
行キューに送らなければならない。
ラム順序に基づいてプロセッサの命令キャッシュ（Ｉキ
ャッシュ）内のキャッシュ行に格納される。さらに、Ｉ
キャッシュへのアクセスの各単位は通常、複数個の命令
である。たとえば、命令長が４バイトであるプロセッサ
・アーキテクチャでは、各Ｉキャッシュ・アクセスは３
２バイト幅となるが、これは１回のＩキャッシュ・アク
セス当たり合計８個の命令に等しい。最も単純なＩキャ
ッシュ設計の場合でも、これらの命令は、多重化して８
個以下のスロットを有する命令バッファに入れてから発
行キューに送らなければならない。
【０００４】引き続き上述の例を考えると、８個の命令
はまず、Ｉキャッシュから読み出される。次いで、最初
の命令のフェッチ・アドレスを利用して８−１マルチプ
レクサを制御することにより、たとえば４個のスロット
を有する命令バッファに最初の命令をゲート入力する。
また、フェッチ・アドレスは、８個の命令からターゲッ
ト命令を次の３個の命令と共に選択して命令バッファに
ゲート入力するのにも利用する。４個の命令はすべて、
プログラム順ではなく実行順に命令バッファにゲート入
力される。この構成では、フェッチ・アドレスが（予測
または実際の）分岐命令の結果である場合、命令バッフ
ァにゲート入力される最初の命令が８個の命令のうちの
いずれかの命令となる可能性がある。すなわち、分岐命
令のターゲット・アドレスがＩキャッシュ・アクセスの
最後の命令かその次の命令を指している場合、あるいは
最後の命令の前の命令を指している場合でも、命令バッ
ファ内の４個のスロットがすべて完全に充填されるとは
限らず、ディスパッチ帯域幅の損失を招く。したがっ
て、ディスパッチ帯域幅またはキャッシュ効率を犠牲に
することなく命令バッファへのロードを行うための改良
型の方法および装置を提供することが望ましい。
はまず、Ｉキャッシュから読み出される。次いで、最初
の命令のフェッチ・アドレスを利用して８−１マルチプ
レクサを制御することにより、たとえば４個のスロット
を有する命令バッファに最初の命令をゲート入力する。
また、フェッチ・アドレスは、８個の命令からターゲッ
ト命令を次の３個の命令と共に選択して命令バッファに
ゲート入力するのにも利用する。４個の命令はすべて、
プログラム順ではなく実行順に命令バッファにゲート入
力される。この構成では、フェッチ・アドレスが（予測
または実際の）分岐命令の結果である場合、命令バッフ
ァにゲート入力される最初の命令が８個の命令のうちの
いずれかの命令となる可能性がある。すなわち、分岐命
令のターゲット・アドレスがＩキャッシュ・アクセスの
最後の命令かその次の命令を指している場合、あるいは
最後の命令の前の命令を指している場合でも、命令バッ
ファ内の４個のスロットがすべて完全に充填されるとは
限らず、ディスパッチ帯域幅の損失を招く。したがっ
て、ディスパッチ帯域幅またはキャッシュ効率を犠牲に
することなく命令バッファへのロードを行うための改良
型の方法および装置を提供することが望ましい。
【０００５】
【発明が解決しようとする課題】前述に鑑みて、本発明
の一目的は、データ処理のための改良型の方法および装
置を提供することである。
の一目的は、データ処理のための改良型の方法および装
置を提供することである。
【０００６】本発明の他の目的は、命令バッファへのロ
ードを行うための改良型の方法および装置を提供するこ
とである。
ードを行うための改良型の方法および装置を提供するこ
とである。
【０００７】本発明の他の目的は、命令の順不同発行が
可能なスーパースカラ・プロセッサの命令バッファへの
ロードを行うための改良型の方法および装置を提供する
ことである。
可能なスーパースカラ・プロセッサの命令バッファへの
ロードを行うための改良型の方法および装置を提供する
ことである。
【０００８】
【課題を解決するための手段】本発明の方法および装置
に基づく、命令の順不同発行が可能なプロセッサは、複
数のキャッシュ行を有する命令キャッシュを備える。命
令キャッシュは、マルチプレクサを介して命令バッファ
に結合されている。命令バッファは複数のスロットを備
えており、これらのスロットには、マルチプレクサ監視
下で命令キャッシュから命令が順次充填される。最初の
命令が存在するスロットは、フェッチ・アドレスによっ
て示される。最初の命令が命令バッファの第１スロット
内に存在しない場合、命令キャッシュの後続のキャッシ
ュ行から命令バッファ内の任意の空きスロットを命令で
充填する。
に基づく、命令の順不同発行が可能なプロセッサは、複
数のキャッシュ行を有する命令キャッシュを備える。命
令キャッシュは、マルチプレクサを介して命令バッファ
に結合されている。命令バッファは複数のスロットを備
えており、これらのスロットには、マルチプレクサ監視
下で命令キャッシュから命令が順次充填される。最初の
命令が存在するスロットは、フェッチ・アドレスによっ
て示される。最初の命令が命令バッファの第１スロット
内に存在しない場合、命令キャッシュの後続のキャッシ
ュ行から命令バッファ内の任意の空きスロットを命令で
充填する。
【０００９】本発明の目的、特徴、および利点はすべ
て、以下の詳細な説明を読めば明らかになろう。
て、以下の詳細な説明を読めば明らかになろう。
【００１０】
【発明の実施の形態】本発明は、様々なスーパースカラ
・プロセッサにおいて実施することができる。例示のた
めに、以下に述べる本発明の好ましい実施例は、Intern
ational Business Machines Corporation製のＰｏｗｅ
ｒＰＣTMファミリ・プロセッサにおいて実施する。さら
に、以下に述べる好ましい実施例は、縮小命令セット・
コンピュータ（ＲＩＳＣ）アーキテクチャに基づく固定
長命令セットに関するものであるが、その原理は任意の
タイプの命令セット・アーキテクチャに応用することが
できる。
・プロセッサにおいて実施することができる。例示のた
めに、以下に述べる本発明の好ましい実施例は、Intern
ational Business Machines Corporation製のＰｏｗｅ
ｒＰＣTMファミリ・プロセッサにおいて実施する。さら
に、以下に述べる好ましい実施例は、縮小命令セット・
コンピュータ（ＲＩＳＣ）アーキテクチャに基づく固定
長命令セットに関するものであるが、その原理は任意の
タイプの命令セット・アーキテクチャに応用することが
できる。
【００１１】次に、図１に、本発明の好ましい実施例に
基づく、命令の順不同発行が可能なプロセッサのブロッ
ク図を示す。プロセッサ１０の内部では、バス・インタ
ーフェース・ユニット１２が、データ・キャッシュ１３
と命令キャッシュ１４にそれぞれ結合されている。デー
タ・キャッシュ１３と命令キャッシュ１４はどちらも高
速キャッシュであり、そのためプロセッサ１０は、メイ
ン・メモリ（図示せず）からすでに転送されているデー
タまたは命令のサブセットに比較的短時間にアクセスす
ることができる。命令キャッシュ１４はさらに、命令ユ
ニット１１にも結合されており、そのため命令ユニット
１１は命令キャッシュ１４から命令をフェッチすること
ができる。
基づく、命令の順不同発行が可能なプロセッサのブロッ
ク図を示す。プロセッサ１０の内部では、バス・インタ
ーフェース・ユニット１２が、データ・キャッシュ１３
と命令キャッシュ１４にそれぞれ結合されている。デー
タ・キャッシュ１３と命令キャッシュ１４はどちらも高
速キャッシュであり、そのためプロセッサ１０は、メイ
ン・メモリ（図示せず）からすでに転送されているデー
タまたは命令のサブセットに比較的短時間にアクセスす
ることができる。命令キャッシュ１４はさらに、命令ユ
ニット１１にも結合されており、そのため命令ユニット
１１は命令キャッシュ１４から命令をフェッチすること
ができる。
【００１２】プロセッサ１０は、３個の実行ユニット、
すなわち整数ユニット１５、ロード／ストア・ユニット
１６、および浮動小数点ユニット１７を備える。実行ユ
ニット１５ないし１７はそれぞれ、１つまたは複数のク
ラスの命令を実行することができ、実行ユニット１５な
いし１７はすべて、各プロセッサ・サイクル中は同時に
動作する。実行が終了すると、実行ユニット１５ないし
１７は、命令のタイプに応じてデータ結果をリネーム・
バッファに格納する。その後、実行ユニット１５ないし
１７のうちのいずれか１つが、命令実行が完了したこと
を完了ユニット２０に知らせる。最後に、リネーム・バ
ッファからの結果データを、それに応じて汎用レジスタ
１８または浮動小数点レジスタ１９にそれぞれ転送する
ことにより、命令はプログラム順に完了する。
すなわち整数ユニット１５、ロード／ストア・ユニット
１６、および浮動小数点ユニット１７を備える。実行ユ
ニット１５ないし１７はそれぞれ、１つまたは複数のク
ラスの命令を実行することができ、実行ユニット１５な
いし１７はすべて、各プロセッサ・サイクル中は同時に
動作する。実行が終了すると、実行ユニット１５ないし
１７は、命令のタイプに応じてデータ結果をリネーム・
バッファに格納する。その後、実行ユニット１５ないし
１７のうちのいずれか１つが、命令実行が完了したこと
を完了ユニット２０に知らせる。最後に、リネーム・バ
ッファからの結果データを、それに応じて汎用レジスタ
１８または浮動小数点レジスタ１９にそれぞれ転送する
ことにより、命令はプログラム順に完了する。
【００１３】次に、図２に、図１のプロセッサ１０の命
令の順不同発行機構のブロック図を示す。図示したよう
に、命令フェッチャ２１は、命令キャッシュ１４（図
１）から命令をフェッチするためのアドレスを生成す
る。次いで、フェッチした命令（先に述べたように、命
令キャッシュからは通常、２つ以上の命令がフェッチさ
れる）を、命令キャッシュ１４から命令バッファ２３に
ラッチする。その後、命令バッファ２３内の命令を解析
して、それぞれに対応するソース・アドレスとターゲッ
ト・アドレス、必要な実行ユニットのタイプ、およびこ
れらの命令を実際に実行するのに必要なその他の情報を
決定する。命令がレジスタ・ターゲットを伴う場合は、
そのレジスタ・ターゲットをリネームしなければならな
い。また、リネームされたレジスタ・オペランド・ソー
ス名も決定しなければならない。上述の２個の機能は、
レジスタ・リネーム・バッファ２４内で実行する。
令の順不同発行機構のブロック図を示す。図示したよう
に、命令フェッチャ２１は、命令キャッシュ１４（図
１）から命令をフェッチするためのアドレスを生成す
る。次いで、フェッチした命令（先に述べたように、命
令キャッシュからは通常、２つ以上の命令がフェッチさ
れる）を、命令キャッシュ１４から命令バッファ２３に
ラッチする。その後、命令バッファ２３内の命令を解析
して、それぞれに対応するソース・アドレスとターゲッ
ト・アドレス、必要な実行ユニットのタイプ、およびこ
れらの命令を実際に実行するのに必要なその他の情報を
決定する。命令がレジスタ・ターゲットを伴う場合は、
そのレジスタ・ターゲットをリネームしなければならな
い。また、リネームされたレジスタ・オペランド・ソー
ス名も決定しなければならない。上述の２個の機能は、
レジスタ・リネーム・バッファ２４内で実行する。
【００１４】また、命令バッファ２３内にある命令が依
存関係を有する可能性もある。たとえば、命令バッファ
２３内の命令２が、命令１によって格納されたレジスタ
・ターゲットを利用する場合がある。命令バッファ２３
内の命令間のこうした依存関係を命令依存関係解析ユニ
ット２５によって解析し、その出力によってレジスタ・
リネーム・バッファ２４内のリネーム論理回路の動作を
修正する。これが必要なのは、レジスタ・リネーム・バ
ッファ２４が命令バッファ２３内の命令に関する情報を
まだ有していないからである。次いで、解析された命令
データと、リネームされたレジスタ情報を含んだテキス
トを発行キュー２６に移動する。発行キュー２６は、実
行ユニット２８（すなわち、図１の実行ユニット１５な
いし１７）のうちの対応する実行ユニットから情報をス
テータス線２７を介して受け取って、発行キュー２６内
の、実行に必要かつ利用可能なすべてのデータを有する
命令を識別する。そうした命令は、「発行準備完了」と
見なされ、その時点で「空き」になっているいずれかの
実行ユニット２８に送ることができる。図２に示したよ
うに、命令キャッシュ１４と実行ユニット２８以外のす
べての構成要素は、図１の命令ユニット１１内に配置す
ることが好ましい。
存関係を有する可能性もある。たとえば、命令バッファ
２３内の命令２が、命令１によって格納されたレジスタ
・ターゲットを利用する場合がある。命令バッファ２３
内の命令間のこうした依存関係を命令依存関係解析ユニ
ット２５によって解析し、その出力によってレジスタ・
リネーム・バッファ２４内のリネーム論理回路の動作を
修正する。これが必要なのは、レジスタ・リネーム・バ
ッファ２４が命令バッファ２３内の命令に関する情報を
まだ有していないからである。次いで、解析された命令
データと、リネームされたレジスタ情報を含んだテキス
トを発行キュー２６に移動する。発行キュー２６は、実
行ユニット２８（すなわち、図１の実行ユニット１５な
いし１７）のうちの対応する実行ユニットから情報をス
テータス線２７を介して受け取って、発行キュー２６内
の、実行に必要かつ利用可能なすべてのデータを有する
命令を識別する。そうした命令は、「発行準備完了」と
見なされ、その時点で「空き」になっているいずれかの
実行ユニット２８に送ることができる。図２に示したよ
うに、命令キャッシュ１４と実行ユニット２８以外のす
べての構成要素は、図１の命令ユニット１１内に配置す
ることが好ましい。
【００１５】次に、図３に、本発明の好ましい実施例に
基づく、命令バッファに命令をロードするための装置を
示す。この実施例では、面密度を最大限にするのに望ま
しい正方形の平面形状を維持するために、命令キャッシ
ュ１４（図２）を偶数セル・アレイ３１と奇数セル・ア
レイ３２とに分割することが好ましい。偶数セル・アレ
イ３１と奇数セル・アレイ３２は、セル・アレイ出力レ
ジスタ３３および３４にそれぞれ結合されている。出力
レジスタ３３および３４はどちらも、４個の２−１マル
チプレクサ３６ａないし３６ｄに結合されている。マル
チプレクサ３６ａないし３６ｄはそれぞれ、命令バッフ
ァ２３内のスロットに結合されている。
基づく、命令バッファに命令をロードするための装置を
示す。この実施例では、面密度を最大限にするのに望ま
しい正方形の平面形状を維持するために、命令キャッシ
ュ１４（図２）を偶数セル・アレイ３１と奇数セル・ア
レイ３２とに分割することが好ましい。偶数セル・アレ
イ３１と奇数セル・アレイ３２は、セル・アレイ出力レ
ジスタ３３および３４にそれぞれ結合されている。出力
レジスタ３３および３４はどちらも、４個の２−１マル
チプレクサ３６ａないし３６ｄに結合されている。マル
チプレクサ３６ａないし３６ｄはそれぞれ、命令バッフ
ァ２３内のスロットに結合されている。
【００１６】命令フェッチャ２１（図２）によって生成
される命令フェッチのための実効アドレス（ＥＡ）は通
常、ＥＡとＥＡ＋アクセス幅の形をとる。すなわち、命
令キャッシュ（Ｉキャッシュ）アクセスが１命令当たり
４バイトを伴う４命令幅である場合、ＥＡとＥＡ＋１６
が生成される（バイトアドレッシング方式を利用するこ
とを前提として）。この機能のための追加の論理回路は
必要なく、アドレスの解読をシフトしてＩキャッシュ内
の隣接するワード行（またはキャッシュ行）を選択する
ことによって容易に実現できることを理解されたい。読
出幅を考慮すると、この増分はワード行のサイズを法と
することになろう。生成されたアドレスが偶数の場合
は、生成されたアドレスを偶数セル・アレイ３１に送
り、増分したアドレスを奇数セル・アレイ３２に利用す
る。生成されたアドレスが奇数の場合には、生成された
アドレスを奇数セル・アレイ３２に送り、増分したアド
レスを偶数セル・アレイ３１に利用する。このようにし
て、プログラム順に並んだ４個の命令の２個のグループ
をＩキャッシュから読み出し、それに対応して出力レジ
スタ３３および３４に入れる。要求された命令の下位２
ビット３５（この４バイトの場合は命令長を法とする）
と、開始ＥＡが奇数と偶数のいずれであったかについて
の判定（アクセス幅を法とする）を利用してマルチプレ
クサ３６ａないし３６ｄを制御することにより、命令ビ
ットを命令バッファ２３に導く。
される命令フェッチのための実効アドレス（ＥＡ）は通
常、ＥＡとＥＡ＋アクセス幅の形をとる。すなわち、命
令キャッシュ（Ｉキャッシュ）アクセスが１命令当たり
４バイトを伴う４命令幅である場合、ＥＡとＥＡ＋１６
が生成される（バイトアドレッシング方式を利用するこ
とを前提として）。この機能のための追加の論理回路は
必要なく、アドレスの解読をシフトしてＩキャッシュ内
の隣接するワード行（またはキャッシュ行）を選択する
ことによって容易に実現できることを理解されたい。読
出幅を考慮すると、この増分はワード行のサイズを法と
することになろう。生成されたアドレスが偶数の場合
は、生成されたアドレスを偶数セル・アレイ３１に送
り、増分したアドレスを奇数セル・アレイ３２に利用す
る。生成されたアドレスが奇数の場合には、生成された
アドレスを奇数セル・アレイ３２に送り、増分したアド
レスを偶数セル・アレイ３１に利用する。このようにし
て、プログラム順に並んだ４個の命令の２個のグループ
をＩキャッシュから読み出し、それに対応して出力レジ
スタ３３および３４に入れる。要求された命令の下位２
ビット３５（この４バイトの場合は命令長を法とする）
と、開始ＥＡが奇数と偶数のいずれであったかについて
の判定（アクセス幅を法とする）を利用してマルチプレ
クサ３６ａないし３６ｄを制御することにより、命令ビ
ットを命令バッファ２３に導く。
【００１７】図示したように、命令バッファ２３内の各
スロットに符号Ｉ０〜Ｉ３を連続して付けた。さらに、
出力レジスタ３３および３４内のスロットにも、偶数セ
ル・アレイ３１からのキャッシュ行には符号Ｅ０〜Ｅ３
を、奇数セル・アレイ３２からのキャッシュ行には符号
Ｏ０〜Ｏ３をそれぞれ付けた。要求された命令の下位２
ビットが２進数「００」であり、かつ要求された命令の
ＥＡが偶数の場合は、Ｉ０＝Ｅ０、Ｉ１＝Ｅ１、Ｉ２＝
Ｅ２、Ｉ３＝Ｅ３という順序で命令バッファ２３にロー
ドする（ここで、Ｅ０が要求された命令である）。その
結果、命令はプログラム順に命令バッファ２３にロード
されることになる。しかし、要求された命令の下位２ビ
ットが２進数「１０」であり、かつ要求された命令のＥ
Ａが奇数の場合は、Ｉ０＝Ｅ０、Ｉ１＝Ｅ１、Ｉ２＝Ｏ
２、Ｉ３＝Ｏ３という順序で命令バッファ２３にロード
する（ここで、Ｅ０が要求された命令である）。その結
果、命令はプログラム順には命令バッファ２３にロード
されない。実際には、命令を命令バッファ２３にロード
すべき正しいプログラム順序は、Ｉ２、Ｉ３、Ｉ０、Ｉ
１である。命令バッファ２３がプログラム順にロードさ
れるか否かに関する様々の場合をすべて、表１にまとめ
る。
スロットに符号Ｉ０〜Ｉ３を連続して付けた。さらに、
出力レジスタ３３および３４内のスロットにも、偶数セ
ル・アレイ３１からのキャッシュ行には符号Ｅ０〜Ｅ３
を、奇数セル・アレイ３２からのキャッシュ行には符号
Ｏ０〜Ｏ３をそれぞれ付けた。要求された命令の下位２
ビットが２進数「００」であり、かつ要求された命令の
ＥＡが偶数の場合は、Ｉ０＝Ｅ０、Ｉ１＝Ｅ１、Ｉ２＝
Ｅ２、Ｉ３＝Ｅ３という順序で命令バッファ２３にロー
ドする（ここで、Ｅ０が要求された命令である）。その
結果、命令はプログラム順に命令バッファ２３にロード
されることになる。しかし、要求された命令の下位２ビ
ットが２進数「１０」であり、かつ要求された命令のＥ
Ａが奇数の場合は、Ｉ０＝Ｅ０、Ｉ１＝Ｅ１、Ｉ２＝Ｏ
２、Ｉ３＝Ｏ３という順序で命令バッファ２３にロード
する（ここで、Ｅ０が要求された命令である）。その結
果、命令はプログラム順には命令バッファ２３にロード
されない。実際には、命令を命令バッファ２３にロード
すべき正しいプログラム順序は、Ｉ２、Ｉ３、Ｉ０、Ｉ
１である。命令バッファ２３がプログラム順にロードさ
れるか否かに関する様々の場合をすべて、表１にまとめ
る。
【表１】
【００１８】従来技術では、命令依存関係解析ユニット
２５（図２）は、命令バッファ２３内の命令がすでにプ
ログラム順になっているということを利用するので、命
令間の依存関係を解析するのに１組のコンパレータしか
必要ない。本発明では、命令バッファ２３内の命令は、
必ずしもプログラム順であるとは限らない。命令バッフ
ァ２３内の命令がプログラム順でない場合、命令依存関
係解析ユニット２５が命令間の依存関係を正しく識別で
きないことになる。したがって、本発明の好ましい実施
例では、命令バッファ２３内の最初の命令を突き止める
ために、命令依存関係解析ユニット２５の助けとしてデ
コーダ３７を採用する。図示したように、デコーダ３７
は４個のＡＮＤゲートを備え、その一部は否定入力を有
する。デコーダ３７への入力は、図２の命令フェッチャ
２１から来ており、プログラム順に基づく命令バッファ
２３内の最初の命令のフェッチ・アドレスである。命令
バッファ２３内のプログラム順に並んだ最初の命令の下
位２ビット（４個のスロットのいずれかにある）は、デ
コーダ３７によって解読する。デコーダ３７の出力は、
図４に示す論理回路に入力する。起こりうる４個の出力
には、符号Ａ、Ｂ、Ｃ、およびＤを付けた。
２５（図２）は、命令バッファ２３内の命令がすでにプ
ログラム順になっているということを利用するので、命
令間の依存関係を解析するのに１組のコンパレータしか
必要ない。本発明では、命令バッファ２３内の命令は、
必ずしもプログラム順であるとは限らない。命令バッフ
ァ２３内の命令がプログラム順でない場合、命令依存関
係解析ユニット２５が命令間の依存関係を正しく識別で
きないことになる。したがって、本発明の好ましい実施
例では、命令バッファ２３内の最初の命令を突き止める
ために、命令依存関係解析ユニット２５の助けとしてデ
コーダ３７を採用する。図示したように、デコーダ３７
は４個のＡＮＤゲートを備え、その一部は否定入力を有
する。デコーダ３７への入力は、図２の命令フェッチャ
２１から来ており、プログラム順に基づく命令バッファ
２３内の最初の命令のフェッチ・アドレスである。命令
バッファ２３内のプログラム順に並んだ最初の命令の下
位２ビット（４個のスロットのいずれかにある）は、デ
コーダ３７によって解読する。デコーダ３７の出力は、
図４に示す論理回路に入力する。起こりうる４個の出力
には、符号Ａ、Ｂ、Ｃ、およびＤを付けた。
【００１９】次に、図４に、本発明の好ましい実施例に
基づく、命令バッファ２３内の命令間の依存関係を解析
するのに必要な論理回路を示す論理回路図を示す。この
論理回路は、命令依存関係解析ユニット２５の内部に組
み込むことが好ましい。この論理回路を例示するため
に、ＲＩＳＣ命令セットを考えてみる。このＲＩＳＣ命
令セットは、各命令が命令コード、ソース・レジスタ
Ａ、ソース・レジスタＢ、ターゲット・レジスタ、およ
びその他の形をとり、それぞれＯＰ、ＲＡ、ＲＢ、Ｒ
Ｔ、およびＯと省略して命令４１ないし４４に示す。
基づく、命令バッファ２３内の命令間の依存関係を解析
するのに必要な論理回路を示す論理回路図を示す。この
論理回路は、命令依存関係解析ユニット２５の内部に組
み込むことが好ましい。この論理回路を例示するため
に、ＲＩＳＣ命令セットを考えてみる。このＲＩＳＣ命
令セットは、各命令が命令コード、ソース・レジスタ
Ａ、ソース・レジスタＢ、ターゲット・レジスタ、およ
びその他の形をとり、それぞれＯＰ、ＲＡ、ＲＢ、Ｒ
Ｔ、およびＯと省略して命令４１ないし４４に示す。
【００２０】図示したように、具体例としての命令バッ
ファ２３は、依存関係を解析しなければならない４個の
命令４１ないし４４を含んでおり、その解析結果はレジ
スタ・リネーム・バッファ２４（図２）が利用する。こ
の依存関係解析は、命令４１ないし４４から対応するフ
ィールドを取り出し、それぞれのソース・レジスタおよ
びターゲット・レジスタの指定を比較するコンパレータ
４６のアレイを用いて部分的に実行する。従来技術とは
違い、本発明のレジスタ依存関係解析では、命令バッフ
ァ２３内の命令４１ないし４４がプログラム順ではない
可能性があることを考慮に入れなければならない。たと
えば、解析する命令の左側の命令は実際には、プログラ
ム順ではその前の可能性もあるし、その後の可能性もあ
る。したがって、命令４３のターゲット・オペランド・
フィールドＲＴ２が命令４２のＲＢ１などのソース・オ
ペランド・フィールドのいずれかに等しく、コンパレー
タ４６のいずれかの出力によって真と示されている場
合、プログラム順では命令４２が命令４３の後であると
きには、命令４２のＲＢ１のリネーム・タグの値は命令
４３のＲＴ２のターゲット・レジスタ・タグの値となる
はずである。そうでない場合、プログラム順では命令４
３が命令４２の後であるときには別の値を利用する必要
があり、そうした値はレジスタ・リネーム論理回路２４
によって求める。
ファ２３は、依存関係を解析しなければならない４個の
命令４１ないし４４を含んでおり、その解析結果はレジ
スタ・リネーム・バッファ２４（図２）が利用する。こ
の依存関係解析は、命令４１ないし４４から対応するフ
ィールドを取り出し、それぞれのソース・レジスタおよ
びターゲット・レジスタの指定を比較するコンパレータ
４６のアレイを用いて部分的に実行する。従来技術とは
違い、本発明のレジスタ依存関係解析では、命令バッフ
ァ２３内の命令４１ないし４４がプログラム順ではない
可能性があることを考慮に入れなければならない。たと
えば、解析する命令の左側の命令は実際には、プログラ
ム順ではその前の可能性もあるし、その後の可能性もあ
る。したがって、命令４３のターゲット・オペランド・
フィールドＲＴ２が命令４２のＲＢ１などのソース・オ
ペランド・フィールドのいずれかに等しく、コンパレー
タ４６のいずれかの出力によって真と示されている場
合、プログラム順では命令４２が命令４３の後であると
きには、命令４２のＲＢ１のリネーム・タグの値は命令
４３のＲＴ２のターゲット・レジスタ・タグの値となる
はずである。そうでない場合、プログラム順では命令４
３が命令４２の後であるときには別の値を利用する必要
があり、そうした値はレジスタ・リネーム論理回路２４
によって求める。
【００２１】デコーダ３７（図３）によって生成された
４個の出力信号は、各命令内のターゲット・レジスタ番
号と、同様にターゲット・レジスタを利用する可能性の
あるすべてのソース・レジスタ番号とを比較する各コン
パレータ４６の出力をゲートするのに利用する。一致す
るものがあり、かつターゲット命令がプログラム順では
ソース・オペランドを利用する命令の前である場合、ソ
ース・タグをリネームされたターゲット・レジスタ・タ
グに置き換えなければならない。各ＡＮＤゲート４７
は、コンパレータ４６と、デコーダ３７（図３）からの
少なくとも１個の出力信号とに接続されている。各出力
信号の間の符号「＋」は論理ＯＲ演算を表す。各ＡＮＤ
ゲート４７は、ソース・オペランドが利用される前（プ
ログラム順において）にターゲット命令の比較結果が一
致した場合にのみ、ありうる比較結果一致信号をゲート
する。たとえば、信号４５ａは、フェッチ・アドレスの
下位ビットが「１１」である場合、命令４３が論理的に
命令４４の後（プログラム順において）になるというこ
となので、命令４３のソース・レジスタ・タグＲＢ２の
代わりに命令４４内のターゲット・レジスタのリネーム
されたレジスタ・タグを利用するよう、レジスタ・リネ
ーム・バッファ２４に信号を送るのに利用される。信号
４５ｂないし４５ｎも、同様の方法で生成することがで
きる。
４個の出力信号は、各命令内のターゲット・レジスタ番
号と、同様にターゲット・レジスタを利用する可能性の
あるすべてのソース・レジスタ番号とを比較する各コン
パレータ４６の出力をゲートするのに利用する。一致す
るものがあり、かつターゲット命令がプログラム順では
ソース・オペランドを利用する命令の前である場合、ソ
ース・タグをリネームされたターゲット・レジスタ・タ
グに置き換えなければならない。各ＡＮＤゲート４７
は、コンパレータ４６と、デコーダ３７（図３）からの
少なくとも１個の出力信号とに接続されている。各出力
信号の間の符号「＋」は論理ＯＲ演算を表す。各ＡＮＤ
ゲート４７は、ソース・オペランドが利用される前（プ
ログラム順において）にターゲット命令の比較結果が一
致した場合にのみ、ありうる比較結果一致信号をゲート
する。たとえば、信号４５ａは、フェッチ・アドレスの
下位ビットが「１１」である場合、命令４３が論理的に
命令４４の後（プログラム順において）になるというこ
となので、命令４３のソース・レジスタ・タグＲＢ２の
代わりに命令４４内のターゲット・レジスタのリネーム
されたレジスタ・タグを利用するよう、レジスタ・リネ
ーム・バッファ２４に信号を送るのに利用される。信号
４５ｂないし４５ｎも、同様の方法で生成することがで
きる。
【００２２】その後、命令バッファ２３内の、レジスタ
・タグがリネームされた命令を、任意の順序で発行キュ
ー２６（図２）に転送することができる。発行キュー２
６は、リネームされたレジスタ・タグのみを利用して、
命令がいつでも発行できる状態にあるかどうかを判定す
るが、先に述べたように、これらのタグは命令バッファ
２３内の命令の正しい順序を反映するよう適宜修正され
ている。
・タグがリネームされた命令を、任意の順序で発行キュ
ー２６（図２）に転送することができる。発行キュー２
６は、リネームされたレジスタ・タグのみを利用して、
命令がいつでも発行できる状態にあるかどうかを判定す
るが、先に述べたように、これらのタグは命令バッファ
２３内の命令の正しい順序を反映するよう適宜修正され
ている。
【００２３】以上述べたように、本発明は命令の順不同
発行が可能なスーパースカラ・プロセッサ内の命令バッ
ファへのロードを行うための改良型の方法および装置を
提供する。本発明の特徴は、命令がプログラム順でない
可能性があることを踏まえて、命令依存関係解析ユニッ
トが命令バッファ内の命令を解析できるようにしたこと
にある。本発明の特徴はまた、命令の順不同発行が可能
なすべてのスーパースカラ・プロセッサが一般に備える
発行キューとその他の順不同命令順序制御ハードウェア
を利用して、命令バッファ内の命令が正しいプログラム
順になっていない場合でも命令の順序を解決することに
もある。
発行が可能なスーパースカラ・プロセッサ内の命令バッ
ファへのロードを行うための改良型の方法および装置を
提供する。本発明の特徴は、命令がプログラム順でない
可能性があることを踏まえて、命令依存関係解析ユニッ
トが命令バッファ内の命令を解析できるようにしたこと
にある。本発明の特徴はまた、命令の順不同発行が可能
なすべてのスーパースカラ・プロセッサが一般に備える
発行キューとその他の順不同命令順序制御ハードウェア
を利用して、命令バッファ内の命令が正しいプログラム
順になっていない場合でも命令の順序を解決することに
もある。
【００２４】プログラム順以外の順序で命令バッファ内
に命令を格納できるようにすることにより、命令キャッ
シュの有効帯域幅が高まり、しかも命令キャッシュと命
令バッファとの間の多重化の量のみならず、命令バッフ
ァと発行キューとの間の多重化の量も減少する。本発明
に適した発行キューは、「発行準備完了」の判定が解決
済みのデータ依存関係と実行ユニットの可用性のみに基
づいて行われる限り、どんなタイプのものでもよい。
に命令を格納できるようにすることにより、命令キャッ
シュの有効帯域幅が高まり、しかも命令キャッシュと命
令バッファとの間の多重化の量のみならず、命令バッフ
ァと発行キューとの間の多重化の量も減少する。本発明
に適した発行キューは、「発行準備完了」の判定が解決
済みのデータ依存関係と実行ユニットの可用性のみに基
づいて行われる限り、どんなタイプのものでもよい。
【００２５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２６】（１）命令の順不同（out-of-order）発行
が可能なプロセッサの命令バッファへのロードを行うた
めの方法であって、前記プロセッサが複数のキャッシュ
行を有する命令キャッシュを備え、前記命令キャッシュ
を命令バッファにマルチプレクサにより結合する段階を
含み、前記命令バッファが複数のスロットを備え、前記
マルチプレクサの監視のもとに前記命令キャッシュから
前記命令バッファの前記複数スロットを命令で順次充填
する段階をさらに含み、最初の命令が存在するスロット
がフェッチ・アドレスによって示され、その後、前記命
令バッファの第１スロット内に最初の命令が存在しない
場合は前記命令キャッシュから前記命令バッファの空き
スロットを命令で充填する段階をさらに含む前記方法。 （２）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための方法であって、前記方法が
前記命令バッファ内に存在する命令の実際のプログラム
順序を命令依存関係解析ユニットによって求める段階を
さらに含む上記（１）に記載の方法。 （３）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための方法であって、前記方法が
最初の命令が存在する前記命令バッファのスロットを示
す信号を前記命令依存関係解析ユニットによって受け取
る段階をさらに含む上記（２）に記載の方法。 （４）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための方法であって、前記方法が
前記フェッチ・アドレスを入力としてデコーダによって
前記信号を生成する段階をさらに含む上記（３）に記載
の方法。 （５）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための方法であって、前記生成段
階が複数のＡＮＤゲートを有するデコーダによって前記
信号を生成する段階をさらに含む上記（４）に記載の方
法。 （６）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための装置であって、前記プロセ
ッサが複数のキャッシュ行を有する命令キャッシュを備
え、前記命令キャッシュと前記命令バッファとを結合す
るマルチプレクサを含み、前記命令バッファが複数のス
ロットを備え、前記マルチプレクサの管理のもとに前記
命令キャッシュから前記命令バッファの前記複数スロッ
トを命令で順次充填する充填手段をさらに含み、前記充
填手段が前記命令バッファの第１スロット内に最初の命
令が存在しない場合は前記キャッシュから前記命令バッ
ファの任意の空きスロットを命令で充填し続ける前記装
置。 （７）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための装置であって、前記装置が
前記命令バッファ内に存在する命令の実際のプログラム
順序を求めるための命令依存関係解析ユニットをさらに
備える上記（６）に記載の装置。 （８）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための装置であって、前記命令依
存関係解析ユニットが最初の命令が存在する前記命令バ
ッファのスロットを示す信号を受け取る上記（７）に記
載の装置。 （９）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための装置であって、前記信号が
前記フェッチ・アドレスを入力としてデコーダによって
生成される上記（８）に記載の装置。 （１０）命令の順不同発行が可能なプロセッサの命令バ
ッファへのロードを行うための装置であって、前記デコ
ーダが複数のＡＮＤゲートを備える上記（９）に記載の
装置。 （１１）命令の順不同発行が可能なプロセッサであっ
て、複数のキャッシュ行を有する命令キャッシュと、前
記命令キャッシュに結合され、命令バッファを有する命
令ユニットと、前記命令キャッシュと前記命令バッファ
とを結合するマルチプレクサとを含み、前記命令バッフ
ァが複数のスロットを備え、さらに前記マルチプレクサ
の管理のもとに前記命令キャッシュから前記命令バッフ
ァの前記複数スロットを命令で順次充填する充填手段を
含み、最初の命令が存在するスロットがフェッチ・アド
レスによって示され、前記充填手段が前記命令バッファ
の第１スロット内に最初の命令が存在しない場合は前記
キャッシュから前記命令バッファの任意の空きスロット
を命令で充填し続けるプロセッサ。 （１２）命令の順不同発行が可能なプロセッサであっ
て、前記命令ユニットが前記命令バッファ内に存在する
命令の実際のプログラム順序を求めるための命令依存関
係解析ユニットをさらに備える上記（１１）に記載のプ
ロセッサ。 （１３）命令の順不同発行が可能なプロセッサであっ
て、前記命令依存関係解析ユニットが最初の命令が存在
する前記命令バッファのスロットを示す信号を受け取る
上記（１２）に記載のプロセッサ。 （１４）命令の順不同発行が可能なプロセッサであっ
て、前記信号が前記フェッチ・アドレスを入力としてデ
コーダによって生成される上記（１３）に記載のプロセ
ッサ。 （１５）命令の順不同発行が可能なプロセッサであっ
て、前記デコーダが複数のＡＮＤゲートを備える上記
（１４）に記載のプロセッサ。
が可能なプロセッサの命令バッファへのロードを行うた
めの方法であって、前記プロセッサが複数のキャッシュ
行を有する命令キャッシュを備え、前記命令キャッシュ
を命令バッファにマルチプレクサにより結合する段階を
含み、前記命令バッファが複数のスロットを備え、前記
マルチプレクサの監視のもとに前記命令キャッシュから
前記命令バッファの前記複数スロットを命令で順次充填
する段階をさらに含み、最初の命令が存在するスロット
がフェッチ・アドレスによって示され、その後、前記命
令バッファの第１スロット内に最初の命令が存在しない
場合は前記命令キャッシュから前記命令バッファの空き
スロットを命令で充填する段階をさらに含む前記方法。 （２）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための方法であって、前記方法が
前記命令バッファ内に存在する命令の実際のプログラム
順序を命令依存関係解析ユニットによって求める段階を
さらに含む上記（１）に記載の方法。 （３）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための方法であって、前記方法が
最初の命令が存在する前記命令バッファのスロットを示
す信号を前記命令依存関係解析ユニットによって受け取
る段階をさらに含む上記（２）に記載の方法。 （４）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための方法であって、前記方法が
前記フェッチ・アドレスを入力としてデコーダによって
前記信号を生成する段階をさらに含む上記（３）に記載
の方法。 （５）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための方法であって、前記生成段
階が複数のＡＮＤゲートを有するデコーダによって前記
信号を生成する段階をさらに含む上記（４）に記載の方
法。 （６）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための装置であって、前記プロセ
ッサが複数のキャッシュ行を有する命令キャッシュを備
え、前記命令キャッシュと前記命令バッファとを結合す
るマルチプレクサを含み、前記命令バッファが複数のス
ロットを備え、前記マルチプレクサの管理のもとに前記
命令キャッシュから前記命令バッファの前記複数スロッ
トを命令で順次充填する充填手段をさらに含み、前記充
填手段が前記命令バッファの第１スロット内に最初の命
令が存在しない場合は前記キャッシュから前記命令バッ
ファの任意の空きスロットを命令で充填し続ける前記装
置。 （７）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための装置であって、前記装置が
前記命令バッファ内に存在する命令の実際のプログラム
順序を求めるための命令依存関係解析ユニットをさらに
備える上記（６）に記載の装置。 （８）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための装置であって、前記命令依
存関係解析ユニットが最初の命令が存在する前記命令バ
ッファのスロットを示す信号を受け取る上記（７）に記
載の装置。 （９）命令の順不同発行が可能なプロセッサの命令バッ
ファへのロードを行うための装置であって、前記信号が
前記フェッチ・アドレスを入力としてデコーダによって
生成される上記（８）に記載の装置。 （１０）命令の順不同発行が可能なプロセッサの命令バ
ッファへのロードを行うための装置であって、前記デコ
ーダが複数のＡＮＤゲートを備える上記（９）に記載の
装置。 （１１）命令の順不同発行が可能なプロセッサであっ
て、複数のキャッシュ行を有する命令キャッシュと、前
記命令キャッシュに結合され、命令バッファを有する命
令ユニットと、前記命令キャッシュと前記命令バッファ
とを結合するマルチプレクサとを含み、前記命令バッフ
ァが複数のスロットを備え、さらに前記マルチプレクサ
の管理のもとに前記命令キャッシュから前記命令バッフ
ァの前記複数スロットを命令で順次充填する充填手段を
含み、最初の命令が存在するスロットがフェッチ・アド
レスによって示され、前記充填手段が前記命令バッファ
の第１スロット内に最初の命令が存在しない場合は前記
キャッシュから前記命令バッファの任意の空きスロット
を命令で充填し続けるプロセッサ。 （１２）命令の順不同発行が可能なプロセッサであっ
て、前記命令ユニットが前記命令バッファ内に存在する
命令の実際のプログラム順序を求めるための命令依存関
係解析ユニットをさらに備える上記（１１）に記載のプ
ロセッサ。 （１３）命令の順不同発行が可能なプロセッサであっ
て、前記命令依存関係解析ユニットが最初の命令が存在
する前記命令バッファのスロットを示す信号を受け取る
上記（１２）に記載のプロセッサ。 （１４）命令の順不同発行が可能なプロセッサであっ
て、前記信号が前記フェッチ・アドレスを入力としてデ
コーダによって生成される上記（１３）に記載のプロセ
ッサ。 （１５）命令の順不同発行が可能なプロセッサであっ
て、前記デコーダが複数のＡＮＤゲートを備える上記
（１４）に記載のプロセッサ。
【図１】本発明の好ましい実施例に基づく、命令の順不
同発行が可能なプロセッサのブロック図である。
同発行が可能なプロセッサのブロック図である。
【図２】図１のプロセッサの命令の順不同発行機構のブ
ロック図である。
ロック図である。
【図３】本発明の好ましい実施例に基づく、命令バッフ
ァに命令にロードするための装置を示す図である。
ァに命令にロードするための装置を示す図である。
【図４】本発明の好ましい実施例に基づく、命令バッフ
ァ内の命令間の依存関係を解析するのに必要な論理回路
を示す論理回路図である。
ァ内の命令間の依存関係を解析するのに必要な論理回路
を示す論理回路図である。
１０ プロセッサ １１ 命令ユニット １２ バス・インターフェース・ユニット １３ データ・キャッシュ １４ 命令キャッシュ １５ 整数ユニット １６ ロード／ストア・ユニット １７ 浮動小数点ユニット １８ 汎用レジスタ １９ 浮動小数点レジスタ ２０ 完了ユニット ２１ 命令フェッチャ ２３ 命令バッファ ２４ レジスタ・リネーム・バッファ ２５ 命令依存関係解析ユニット ２６ 発行キュー ２７ ステータス線 ２８ 実行ユニット ３１ 偶数セル・アレイ ３２ 奇数セル・アレイ ３３ セル・アレイ出力レジスタ ３４ セル・アレイ出力レジスタ ３６ａ マルチプレクサ ３６ｂ マルチプレクサ ３６ｃ マルチプレクサ ３６ｄ マルチプレクサ ３７ デコーダ ４１ 命令 ４２ 命令 ４３ 命令 ４４ 命令 ４５ａ 信号 ４５ｂ 信号 ４５ｃ 信号 ４５ｄ 信号 ４５ｎ 信号 ４６ コンパレータ ４７ ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョエル・エイブラハム・シルバーマン アメリカ合衆国10589 ニューヨーク州ソ マーズ ミッチェル・ロード 134
Claims (15)
- 【請求項１】命令の順不同（out-of-order）発行が可能
なプロセッサの命令バッファへのロードを行うための方
法であって、前記プロセッサが複数のキャッシュ行を有
する命令キャッシュを備え、 前記命令キャッシュを命令バッファにマルチプレクサに
より結合する段階を含み、前記命令バッファが複数のス
ロットを備え、 前記マルチプレクサの監視のもとに前記命令キャッシュ
から前記命令バッファの前記複数スロットを命令で順次
充填する段階をさらに含み、最初の命令が存在するスロ
ットがフェッチ・アドレスによって示され、 その後、前記命令バッファの第１スロット内に最初の命
令が存在しない場合は前記命令キャッシュから前記命令
バッファの空きスロットを命令で充填する段階をさらに
含む前記方法。 - 【請求項２】命令の順不同発行が可能なプロセッサの命
令バッファへのロードを行うための方法であって、前記
方法が前記命令バッファ内に存在する命令の実際のプロ
グラム順序を命令依存関係解析ユニットによって求める
段階をさらに含む請求項１に記載の方法。 - 【請求項３】命令の順不同発行が可能なプロセッサの命
令バッファへのロードを行うための方法であって、前記
方法が最初の命令が存在する前記命令バッファのスロッ
トを示す信号を前記命令依存関係解析ユニットによって
受け取る段階をさらに含む請求項２に記載の方法。 - 【請求項４】命令の順不同発行が可能なプロセッサの命
令バッファへのロードを行うための方法であって、前記
方法が前記フェッチ・アドレスを入力としてデコーダに
よって前記信号を生成する段階をさらに含む請求項３に
記載の方法。 - 【請求項５】命令の順不同発行が可能なプロセッサの命
令バッファへのロードを行うための方法であって、前記
生成段階が複数のＡＮＤゲートを有するデコーダによっ
て前記信号を生成する段階をさらに含む請求項４に記載
の方法。 - 【請求項６】命令の順不同発行が可能なプロセッサの命
令バッファへのロードを行うための装置であって、前記
プロセッサが複数のキャッシュ行を有する命令キャッシ
ュを備え、 前記命令キャッシュと前記命令バッファとを結合するマ
ルチプレクサを含み、前記命令バッファが複数のスロッ
トを備え、 前記マルチプレクサの管理のもとに前記命令キャッシュ
から前記命令バッファの前記複数スロットを命令で順次
充填する充填手段をさらに含み、前記充填手段が前記命
令バッファの第１スロット内に最初の命令が存在しない
場合は前記キャッシュから前記命令バッファの任意の空
きスロットを命令で充填し続ける前記装置。 - 【請求項７】命令の順不同発行が可能なプロセッサの命
令バッファへのロードを行うための装置であって、前記
装置が前記命令バッファ内に存在する命令の実際のプロ
グラム順序を求めるための命令依存関係解析ユニットを
さらに備える請求項６に記載の装置。 - 【請求項８】命令の順不同発行が可能なプロセッサの命
令バッファへのロードを行うための装置であって、前記
命令依存関係解析ユニットが最初の命令が存在する前記
命令バッファのスロットを示す信号を受け取る請求項７
に記載の装置。 - 【請求項９】命令の順不同発行が可能なプロセッサの命
令バッファへのロードを行うための装置であって、前記
信号が前記フェッチ・アドレスを入力としてデコーダに
よって生成される請求項８に記載の装置。 - 【請求項１０】命令の順不同発行が可能なプロセッサの
命令バッファへのロードを行うための装置であって、前
記デコーダが複数のＡＮＤゲートを備える請求項９に記
載の装置。 - 【請求項１１】命令の順不同発行が可能なプロセッサで
あって、 複数のキャッシュ行を有する命令キャッシュと、 前記命令キャッシュに結合され、命令バッファを有する
命令ユニットと、 前記命令キャッシュと前記命令バッファとを結合するマ
ルチプレクサとを含み、前記命令バッファが複数のスロ
ットを備え、 さらに前記マルチプレクサの管理のもとに前記命令キャ
ッシュから前記命令バッファの前記複数スロットを命令
で順次充填する充填手段を含み、最初の命令が存在する
スロットがフェッチ・アドレスによって示され、前記充
填手段が前記命令バッファの第１スロット内に最初の命
令が存在しない場合は前記キャッシュから前記命令バッ
ファの任意の空きスロットを命令で充填し続けるプロセ
ッサ。 - 【請求項１２】命令の順不同発行が可能なプロセッサで
あって、前記命令ユニットが前記命令バッファ内に存在
する命令の実際のプログラム順序を求めるための命令依
存関係解析ユニットをさらに備える請求項１１に記載の
プロセッサ。 - 【請求項１３】命令の順不同発行が可能なプロセッサで
あって、前記命令依存関係解析ユニットが最初の命令が
存在する前記命令バッファのスロットを示す信号を受け
取る請求項１２に記載のプロセッサ。 - 【請求項１４】命令の順不同発行が可能なプロセッサで
あって、前記信号が前記フェッチ・アドレスを入力とし
てデコーダによって生成される請求項１３に記載のプロ
セッサ。 - 【請求項１５】命令の順不同発行が可能なプロセッサで
あって、前記デコーダが複数のＡＮＤゲートを備える請
求項１４に記載のプロセッサ。
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