JP3207173B2 - 命令バッファへのロードを行うための方法および装置 - Google Patents
命令バッファへのロードを行うための方法および装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、命令バッファへの
ロードを行うための方法および装置に関し、さらに詳細
には、命令の順不同発行が可能なスーパースカラ・プロ
セッサの命令バッファへのロードを行うための方法およ
び装置に関する。
ロードを行うための方法および装置に関し、さらに詳細
には、命令の順不同発行が可能なスーパースカラ・プロ
セッサの命令バッファへのロードを行うための方法およ
び装置に関する。
【０００２】
【従来の技術】すべてではなくとも、ほとんどのスーパ
ースカラ・プロセッサは、命令の順不同（out-of-orde
r）発行を実行することができる。命令の順不同発行に
は多くの実現方式があるが、これらすべての方式にとっ
て重要な要素は、プログラム内での命令の出現順序では
なく、データ依存関係の解決と実行資源の利用可能性に
基づいて実際の実行順序を決定する発行キュー（すなわ
ち発行論理回路）である。
ースカラ・プロセッサは、命令の順不同（out-of-orde
r）発行を実行することができる。命令の順不同発行に
は多くの実現方式があるが、これらすべての方式にとっ
て重要な要素は、プログラム内での命令の出現順序では
なく、データ依存関係の解決と実行資源の利用可能性に
基づいて実際の実行順序を決定する発行キュー（すなわ
ち発行論理回路）である。
【０００３】それにもかかわらず、命令は通常、プログ
ラム順序に基づいてプロセッサの命令キャッシュ内のキ
ャッシュ・ラインに格納される。さらに、命令キャッシ
ュへのアクセスの各単位は通常、複数の命令である。た
とえば、命令長が４バイトであるプロセッサ・アーキテ
クチャでは、各命令キャッシュ・アクセスは３２バイト
幅となるが、これは１回の命令キャッシュ・アクセス当
たり合計８個の命令に等しい。最も単純な命令キャッシ
ュ設計の場合でも、これらの命令は、多重化して８個以
下のスロットを有する命令バッファに入れてから発行キ
ューに送らなければならない。
ラム順序に基づいてプロセッサの命令キャッシュ内のキ
ャッシュ・ラインに格納される。さらに、命令キャッシ
ュへのアクセスの各単位は通常、複数の命令である。た
とえば、命令長が４バイトであるプロセッサ・アーキテ
クチャでは、各命令キャッシュ・アクセスは３２バイト
幅となるが、これは１回の命令キャッシュ・アクセス当
たり合計８個の命令に等しい。最も単純な命令キャッシ
ュ設計の場合でも、これらの命令は、多重化して８個以
下のスロットを有する命令バッファに入れてから発行キ
ューに送らなければならない。
【０００４】引き続き前述の例を考えると、まず、８個
の命令が命令キャッシュから読み出される。次いで、最
初の命令のフェッチ・アドレスを利用して８−１マルチ
プレクサを制御することにより、たとえば４個のスロッ
トを有する命令バッファに最初の４個の命令をゲート入
力する。また、当該フェッチ・アドレスは、前記８個の
命令から１個のターゲット命令を次の３個の命令と共に
選択して命令バッファにゲート入力するのにも利用す
る。４個の命令はすべて、プログラム順ではなく実行順
に命令バッファにゲート入力される。この構成では、当
該フェッチ・アドレスが（予測済みまたは実際の）分岐
命令の結果である場合、命令バッファにゲート入力すべ
き最初の命令が前記８個の命令のうちのいずれかの命令
となる可能性がある。すなわち、この分岐命令のターゲ
ット・アドレスが当該命令キャッシュ・アクセスの最後
の命令か最後の命令の１つ前の命令を指している場合、
あるいは最後の命令の２つ前の命令を指している場合、
命令バッファ内の４個のスロットがすべて完全に充填さ
れるとは限らず、ディスパッチ帯域幅の損失を招く。し
たがって、ディスパッチ帯域幅またはキャッシュ効率を
犠牲にすることなく、命令バッファへのロードを行うた
めの改良型の方法および装置を提供することが望まし
い。
の命令が命令キャッシュから読み出される。次いで、最
初の命令のフェッチ・アドレスを利用して８−１マルチ
プレクサを制御することにより、たとえば４個のスロッ
トを有する命令バッファに最初の４個の命令をゲート入
力する。また、当該フェッチ・アドレスは、前記８個の
命令から１個のターゲット命令を次の３個の命令と共に
選択して命令バッファにゲート入力するのにも利用す
る。４個の命令はすべて、プログラム順ではなく実行順
に命令バッファにゲート入力される。この構成では、当
該フェッチ・アドレスが（予測済みまたは実際の）分岐
命令の結果である場合、命令バッファにゲート入力すべ
き最初の命令が前記８個の命令のうちのいずれかの命令
となる可能性がある。すなわち、この分岐命令のターゲ
ット・アドレスが当該命令キャッシュ・アクセスの最後
の命令か最後の命令の１つ前の命令を指している場合、
あるいは最後の命令の２つ前の命令を指している場合、
命令バッファ内の４個のスロットがすべて完全に充填さ
れるとは限らず、ディスパッチ帯域幅の損失を招く。し
たがって、ディスパッチ帯域幅またはキャッシュ効率を
犠牲にすることなく、命令バッファへのロードを行うた
めの改良型の方法および装置を提供することが望まし
い。
【０００５】
【発明が解決しようとする課題】前述に鑑みて、本発明
の一目的は、データ処理のための改良型の方法および装
置を提供することである。
の一目的は、データ処理のための改良型の方法および装
置を提供することである。
【０００６】本発明の他の目的は、命令バッファへのロ
ードを行うための改良型の方法および装置を提供するこ
とである。
ードを行うための改良型の方法および装置を提供するこ
とである。
【０００７】本発明の他の目的は、命令の順不同発行が
可能なスーパースカラ・プロセッサの命令バッファへの
ロードを行うための改良型の方法および装置を提供する
ことである。
可能なスーパースカラ・プロセッサの命令バッファへの
ロードを行うための改良型の方法および装置を提供する
ことである。
【０００８】
【課題を解決するための手段】本発明の方法および装置
に基づく、命令の順不同発行が可能なプロセッサは、複
数のキャッシュ・ラインを有する命令キャッシュを備え
る。命令キャッシュは、マルチプレクサを介して命令バ
ッファに結合されている。命令バッファは複数のスロッ
トを備えており、これらのスロットには、マルチプレク
サの監視下で命令キャッシュからの複数の命令が順次充
填される。最初の命令が存在するスロットは、フェッチ
・アドレスによって示される。最初の命令が命令バッフ
ァの第１スロット内に存在しない場合、命令キャッシュ
の後続キャッシュ・ラインからの命令で、命令バッファ
内の任意の空きスロットを充填する。
に基づく、命令の順不同発行が可能なプロセッサは、複
数のキャッシュ・ラインを有する命令キャッシュを備え
る。命令キャッシュは、マルチプレクサを介して命令バ
ッファに結合されている。命令バッファは複数のスロッ
トを備えており、これらのスロットには、マルチプレク
サの監視下で命令キャッシュからの複数の命令が順次充
填される。最初の命令が存在するスロットは、フェッチ
・アドレスによって示される。最初の命令が命令バッフ
ァの第１スロット内に存在しない場合、命令キャッシュ
の後続キャッシュ・ラインからの命令で、命令バッファ
内の任意の空きスロットを充填する。
【０００９】本発明の目的、特徴、および利点は、以下
の詳細な説明から明らかになろう。
の詳細な説明から明らかになろう。
【００１０】
【発明の実施の形態】本発明は、様々なスーパースカラ
・プロセッサ内で実現することができる。例示のため
に、本発明の好ましい実施例は、本出願人が製造するＰ
ｏｗｅｒＰＣＴＭファミリ・プロセッサ内で実現され
る。さらに、本発明の好ましい実施例は、縮小命令セッ
ト・コンピュータ（ＲＩＳＣ）アーキテクチャに基づく
固定長命令セットに関するものであるが、その原理は任
意のタイプの命令セット・アーキテクチャに応用するこ
とができる。
・プロセッサ内で実現することができる。例示のため
に、本発明の好ましい実施例は、本出願人が製造するＰ
ｏｗｅｒＰＣＴＭファミリ・プロセッサ内で実現され
る。さらに、本発明の好ましい実施例は、縮小命令セッ
ト・コンピュータ（ＲＩＳＣ）アーキテクチャに基づく
固定長命令セットに関するものであるが、その原理は任
意のタイプの命令セット・アーキテクチャに応用するこ
とができる。
【００１１】次に、図１に、本発明の好ましい実施例に
基づく、命令の順不同発行が可能なプロセッサのブロッ
ク図を示す。プロセッサ１０内では、バス・インターフ
ェース・ユニット１２が、データ・キャッシュ１３と命
令キャッシュ１４にそれぞれ結合されている。データ・
キャッシュ１３と命令キャッシュ１４はどちらも高速キ
ャッシュであり、そのためプロセッサ１０は、メイン・
メモリ（図示せず）からすでに転送されているデータま
たは命令のサブセットに比較的短時間にアクセスするこ
とができる。命令キャッシュ１４はさらに、命令ユニッ
ト１１にも結合されており、そのため命令ユニット１１
は命令キャッシュ１４から命令をフェッチすることがで
きる。
基づく、命令の順不同発行が可能なプロセッサのブロッ
ク図を示す。プロセッサ１０内では、バス・インターフ
ェース・ユニット１２が、データ・キャッシュ１３と命
令キャッシュ１４にそれぞれ結合されている。データ・
キャッシュ１３と命令キャッシュ１４はどちらも高速キ
ャッシュであり、そのためプロセッサ１０は、メイン・
メモリ（図示せず）からすでに転送されているデータま
たは命令のサブセットに比較的短時間にアクセスするこ
とができる。命令キャッシュ１４はさらに、命令ユニッ
ト１１にも結合されており、そのため命令ユニット１１
は命令キャッシュ１４から命令をフェッチすることがで
きる。
【００１２】プロセッサ１０は、３個の実行ユニット、
すなわち整数ユニット１５、ロード／ストア・ユニット
１６、および浮動小数点ユニット１７を備える。実行ユ
ニット１５〜１７はそれぞれ、１つ以上のクラスの命令
を実行することができ、実行ユニット１５〜１７はすべ
て、各プロセッサ・サイクル中に同時に動作する。実行
が終了すると、実行ユニット１５〜１７は、命令のタイ
プに応じてデータ結果をリネーム・バッファに格納す
る。その後、実行ユニット１５〜１７のうちのいずれか
１つが、命令実行が終了したことを完了ユニット２０に
知らせる。最後に、リネーム・バッファからの結果デー
タを、それに応じて汎用レジスタ１８または浮動小数点
レジスタ１９にそれぞれ転送することにより、命令はプ
ログラム順に完了する。
すなわち整数ユニット１５、ロード／ストア・ユニット
１６、および浮動小数点ユニット１７を備える。実行ユ
ニット１５〜１７はそれぞれ、１つ以上のクラスの命令
を実行することができ、実行ユニット１５〜１７はすべ
て、各プロセッサ・サイクル中に同時に動作する。実行
が終了すると、実行ユニット１５〜１７は、命令のタイ
プに応じてデータ結果をリネーム・バッファに格納す
る。その後、実行ユニット１５〜１７のうちのいずれか
１つが、命令実行が終了したことを完了ユニット２０に
知らせる。最後に、リネーム・バッファからの結果デー
タを、それに応じて汎用レジスタ１８または浮動小数点
レジスタ１９にそれぞれ転送することにより、命令はプ
ログラム順に完了する。
【００１３】次に、図２に、図１のプロセッサ１０用の
命令の順不同発行機構のブロック図を示す。図示のよう
に、命令フェッチャ２１は、命令キャッシュ１４（図
１）から命令をフェッチするためのアドレスを生成す
る。次いで、命令キャッシュ１４からフェッチした命令
（前述のように、命令キャッシュからは通常、２つ以上
の命令がフェッチされる）を、命令バッファ２３にラッ
チする。その後、命令バッファ２３内の命令を解析し
て、それぞれに対応するソース・アドレスとターゲット
・アドレス、必要な実行ユニットのタイプ、およびこれ
らの命令を実際に実行するのに必要なその他の情報を決
定する。命令がレジスタ・ターゲットを伴う場合は、そ
のレジスタ・ターゲットをリネームしなければならな
い。また、リネームされたレジスタ・オペランド・ソー
ス名も決定しなければならない。これらの２つの機能
は、レジスタ・リネーム・バッファ２４内で実行する。
命令の順不同発行機構のブロック図を示す。図示のよう
に、命令フェッチャ２１は、命令キャッシュ１４（図
１）から命令をフェッチするためのアドレスを生成す
る。次いで、命令キャッシュ１４からフェッチした命令
（前述のように、命令キャッシュからは通常、２つ以上
の命令がフェッチされる）を、命令バッファ２３にラッ
チする。その後、命令バッファ２３内の命令を解析し
て、それぞれに対応するソース・アドレスとターゲット
・アドレス、必要な実行ユニットのタイプ、およびこれ
らの命令を実際に実行するのに必要なその他の情報を決
定する。命令がレジスタ・ターゲットを伴う場合は、そ
のレジスタ・ターゲットをリネームしなければならな
い。また、リネームされたレジスタ・オペランド・ソー
ス名も決定しなければならない。これらの２つの機能
は、レジスタ・リネーム・バッファ２４内で実行する。
【００１４】また、命令バッファ２３内にある命令が依
存関係を有する可能性もある。たとえば、命令バッファ
２３内の命令２が、命令１によって格納されるレジスタ
・ターゲットを利用する場合がある。命令バッファ２３
内の命令間のこうした依存関係を命令依存関係解析ユニ
ット２５によって解析し、その出力によってレジスタ・
リネーム・バッファ２４内のリネーム論理回路の動作を
修正する。これが必要なのは、レジスタ・リネーム・バ
ッファ２４が命令バッファ２３内の命令に関する情報を
まだ有していないからである。次いで、解析された命令
データと、リネームされたレジスタ情報を含んだテキス
トを発行キュー２６に移動させる。発行キュー２６は、
実行ユニット２８（図１の実行ユニット１５〜１７）の
うちの対応する実行ユニットからの情報をステータス線
２７を介して受け取って、発行キュー２６内の、実行に
必要かつ利用可能なすべてのデータを有する命令を識別
する。そうした命令は、「発行準備完了」と見なされ、
現に「空き」になっているいずれかの実行ユニット２８
に送ることができる。図２に示した構成要素のうち、命
令キャッシュ１４と実行ユニット２８を除くすべての構
成要素は、図１の命令ユニット１１内に配置することが
好ましい。
存関係を有する可能性もある。たとえば、命令バッファ
２３内の命令２が、命令１によって格納されるレジスタ
・ターゲットを利用する場合がある。命令バッファ２３
内の命令間のこうした依存関係を命令依存関係解析ユニ
ット２５によって解析し、その出力によってレジスタ・
リネーム・バッファ２４内のリネーム論理回路の動作を
修正する。これが必要なのは、レジスタ・リネーム・バ
ッファ２４が命令バッファ２３内の命令に関する情報を
まだ有していないからである。次いで、解析された命令
データと、リネームされたレジスタ情報を含んだテキス
トを発行キュー２６に移動させる。発行キュー２６は、
実行ユニット２８（図１の実行ユニット１５〜１７）の
うちの対応する実行ユニットからの情報をステータス線
２７を介して受け取って、発行キュー２６内の、実行に
必要かつ利用可能なすべてのデータを有する命令を識別
する。そうした命令は、「発行準備完了」と見なされ、
現に「空き」になっているいずれかの実行ユニット２８
に送ることができる。図２に示した構成要素のうち、命
令キャッシュ１４と実行ユニット２８を除くすべての構
成要素は、図１の命令ユニット１１内に配置することが
好ましい。
【００１５】次に、図３に、本発明の好ましい実施例に
基づく、命令バッファ２３に命令をロードするための装
置を示す。この実施例では、面密度を最大限にするのに
望ましい正方形の平面形状を維持するために、命令キャ
ッシュ１４（図２）を偶数セル・アレイ３１と奇数セル
・アレイ３２とに分割することが好ましい。偶数セル・
アレイ３１と奇数セル・アレイ３２は、セル・アレイ出
力レジスタ３３および３４にそれぞれ結合されている。
出力レジスタ３３および３４はどちらも、４個の２−１
マルチプレクサ３６ａ〜３６ｄに結合されている。マル
チプレクサ３６ａ〜３６ｄの各々は、命令バッファ２３
内の１つのスロットにそれぞれ結合されている。
基づく、命令バッファ２３に命令をロードするための装
置を示す。この実施例では、面密度を最大限にするのに
望ましい正方形の平面形状を維持するために、命令キャ
ッシュ１４（図２）を偶数セル・アレイ３１と奇数セル
・アレイ３２とに分割することが好ましい。偶数セル・
アレイ３１と奇数セル・アレイ３２は、セル・アレイ出
力レジスタ３３および３４にそれぞれ結合されている。
出力レジスタ３３および３４はどちらも、４個の２−１
マルチプレクサ３６ａ〜３６ｄに結合されている。マル
チプレクサ３６ａ〜３６ｄの各々は、命令バッファ２３
内の１つのスロットにそれぞれ結合されている。
【００１６】命令フェッチャ２１（図２）によって生成
される命令フェッチ用の実効アドレス（ＥＡ）は通常、
ＥＡとＥＡ＋アクセス幅の形をとる。すなわち、１回の
命令キャッシュ・アクセスが１命令当たり４バイトを伴
う４命令幅である場合、ＥＡとＥＡ＋１６が生成される
（バイト・アドレッシング方式を利用することを前提と
して）。この機能用の追加の論理回路は必要ないことを
理解されたい。なぜなら、この機能は、当該アドレスの
解読結果をシフトして命令キャッシュ内の隣接するキャ
ッシュ・ラインを選択することによって容易に実現でき
るからである。読出幅を考慮すると、この増分はキャッ
シュ・ラインのサイズを法（モジュロ）とすることにな
ろう。生成されたアドレスが偶数の場合は、生成された
アドレスを偶数セル・アレイ３１に送り、増分したアド
レスを奇数セル・アレイ３２用に利用する。一方、生成
されたアドレスが奇数の場合には、生成されたアドレス
を奇数セル・アレイ３２に送り、増分したアドレスを偶
数セル・アレイ３１用に利用する。このようにして、プ
ログラム順に並んだ４個の命令の２つのグループを命令
キャッシュから読み出し、これらの命令をそれに対応す
る出力レジスタ３３および３４に入れる。要求された命
令のＥＡの下位２ビット３５（説明中の例では４バイト
の、命令長を法とする）と、開始ＥＡが奇数と偶数のい
ずれであったかについての判定（説明中の例では１６バ
イトの、アクセス幅を法とする）を利用してマルチプレ
クサ３６ａ〜３６ｄを制御することにより、複数の命令
ビットを命令バッファ２３に導く。
される命令フェッチ用の実効アドレス（ＥＡ）は通常、
ＥＡとＥＡ＋アクセス幅の形をとる。すなわち、１回の
命令キャッシュ・アクセスが１命令当たり４バイトを伴
う４命令幅である場合、ＥＡとＥＡ＋１６が生成される
（バイト・アドレッシング方式を利用することを前提と
して）。この機能用の追加の論理回路は必要ないことを
理解されたい。なぜなら、この機能は、当該アドレスの
解読結果をシフトして命令キャッシュ内の隣接するキャ
ッシュ・ラインを選択することによって容易に実現でき
るからである。読出幅を考慮すると、この増分はキャッ
シュ・ラインのサイズを法（モジュロ）とすることにな
ろう。生成されたアドレスが偶数の場合は、生成された
アドレスを偶数セル・アレイ３１に送り、増分したアド
レスを奇数セル・アレイ３２用に利用する。一方、生成
されたアドレスが奇数の場合には、生成されたアドレス
を奇数セル・アレイ３２に送り、増分したアドレスを偶
数セル・アレイ３１用に利用する。このようにして、プ
ログラム順に並んだ４個の命令の２つのグループを命令
キャッシュから読み出し、これらの命令をそれに対応す
る出力レジスタ３３および３４に入れる。要求された命
令のＥＡの下位２ビット３５（説明中の例では４バイト
の、命令長を法とする）と、開始ＥＡが奇数と偶数のい
ずれであったかについての判定（説明中の例では１６バ
イトの、アクセス幅を法とする）を利用してマルチプレ
クサ３６ａ〜３６ｄを制御することにより、複数の命令
ビットを命令バッファ２３に導く。
【００１７】図示のように、命令バッファ２３内のスロ
ットには、参照符号Ｉ０〜Ｉ３を連続して付けた。さら
に、出力レジスタ３３および３４内のスロットにも、偶
数セル・アレイ３１からのキャッシュ・ラインについて
は参照符号Ｅ０〜Ｅ３を、奇数セル・アレイ３２からの
キャッシュ・ラインについては参照符号Ｏ０〜Ｏ３をそ
れぞれ付けた。要求された命令のＥＡの下位２ビットが
２進数「００」であり、かつ開始ＥＡが偶数の場合は、
Ｉ０＝Ｅ０、Ｉ１＝Ｅ１、Ｉ２＝Ｅ２、Ｉ３＝Ｅ３とい
う順序で命令バッファ２３にロードする（ここで、Ｅ０
が要求された命令である）。その結果、これらの命令は
プログラム順に命令バッファ２３にロードされることに
なる。しかし、要求された命令のＥＡの下位２ビットが
２進数「１０」であり、かつ開始ＥＡが奇数の場合は、
Ｉ０＝Ｅ０、Ｉ１＝Ｅ１、Ｉ２＝Ｏ２、Ｉ３＝Ｏ３とい
う順序で命令バッファ２３にロードする（ここで、Ｏ２
が要求された命令である）。その結果、これらの命令は
プログラム順には命令バッファ２３にロードされない。
実際には、命令を命令バッファ２３にロードすべき正し
いプログラム順序は、Ｉ２、Ｉ３、Ｉ０、Ｉ１である。
命令バッファ２３がプログラム順にロードされるか否か
に関する種々のケースをすべて、表１にまとめる。
ットには、参照符号Ｉ０〜Ｉ３を連続して付けた。さら
に、出力レジスタ３３および３４内のスロットにも、偶
数セル・アレイ３１からのキャッシュ・ラインについて
は参照符号Ｅ０〜Ｅ３を、奇数セル・アレイ３２からの
キャッシュ・ラインについては参照符号Ｏ０〜Ｏ３をそ
れぞれ付けた。要求された命令のＥＡの下位２ビットが
２進数「００」であり、かつ開始ＥＡが偶数の場合は、
Ｉ０＝Ｅ０、Ｉ１＝Ｅ１、Ｉ２＝Ｅ２、Ｉ３＝Ｅ３とい
う順序で命令バッファ２３にロードする（ここで、Ｅ０
が要求された命令である）。その結果、これらの命令は
プログラム順に命令バッファ２３にロードされることに
なる。しかし、要求された命令のＥＡの下位２ビットが
２進数「１０」であり、かつ開始ＥＡが奇数の場合は、
Ｉ０＝Ｅ０、Ｉ１＝Ｅ１、Ｉ２＝Ｏ２、Ｉ３＝Ｏ３とい
う順序で命令バッファ２３にロードする（ここで、Ｏ２
が要求された命令である）。その結果、これらの命令は
プログラム順には命令バッファ２３にロードされない。
実際には、命令を命令バッファ２３にロードすべき正し
いプログラム順序は、Ｉ２、Ｉ３、Ｉ０、Ｉ１である。
命令バッファ２３がプログラム順にロードされるか否か
に関する種々のケースをすべて、表１にまとめる。
【表１】
【００１８】従来技術では、命令依存関係解析ユニット
２５（図２）は、命令バッファ２３内の命令がすでにプ
ログラム順になっているということを利用するので、命
令間の依存関係を解析するのに１組の比較器しか必要な
い。本発明では、命令バッファ２３内の命令は、必ずし
もプログラム順であるとは限らない。命令バッファ２３
内の命令がプログラム順でない場合、命令依存関係解析
ユニット２５が命令間の依存関係を正しく識別できない
ことになる。したがって、本発明の好ましい実施例で
は、命令バッファ２３内の最初の命令を突き止めるため
に、命令依存関係解析ユニット２５の助けとしてデコー
ダ３７を採用する。図示のように、デコーダ３７は４個
のＡＮＤゲートを備え、その一部は否定入力を有する。
デコーダ３７への入力は、図２の命令フェッチャ２１か
ら来ている。この入力は、プログラム順に従った、命令
バッファ２３内の最初の命令用のフェッチ・アドレスで
ある。命令バッファ２３内のプログラム順に従った最初
の命令（４個のスロットのいずれかにある）のＥＡの下
位２ビットを、デコーダ３７によって解読する。デコー
ダ３７の出力は、図４に示す論理回路に入力する。４個
の可能な出力には、参照符号Ａ、Ｂ、Ｃ、およびＤを付
けた。
２５（図２）は、命令バッファ２３内の命令がすでにプ
ログラム順になっているということを利用するので、命
令間の依存関係を解析するのに１組の比較器しか必要な
い。本発明では、命令バッファ２３内の命令は、必ずし
もプログラム順であるとは限らない。命令バッファ２３
内の命令がプログラム順でない場合、命令依存関係解析
ユニット２５が命令間の依存関係を正しく識別できない
ことになる。したがって、本発明の好ましい実施例で
は、命令バッファ２３内の最初の命令を突き止めるため
に、命令依存関係解析ユニット２５の助けとしてデコー
ダ３７を採用する。図示のように、デコーダ３７は４個
のＡＮＤゲートを備え、その一部は否定入力を有する。
デコーダ３７への入力は、図２の命令フェッチャ２１か
ら来ている。この入力は、プログラム順に従った、命令
バッファ２３内の最初の命令用のフェッチ・アドレスで
ある。命令バッファ２３内のプログラム順に従った最初
の命令（４個のスロットのいずれかにある）のＥＡの下
位２ビットを、デコーダ３７によって解読する。デコー
ダ３７の出力は、図４に示す論理回路に入力する。４個
の可能な出力には、参照符号Ａ、Ｂ、Ｃ、およびＤを付
けた。
【００１９】次に、図４に、本発明の好ましい実施例に
基づく、命令バッファ２３内の命令間の依存関係を解析
するのに必要な論理回路を示す。この論理回路は、命令
依存関係解析ユニット２５の内部に組み込むことが好ま
しい。この論理回路を例示するために、ＲＩＳＣ命令セ
ットを考えてみる。このＲＩＳＣ命令セットは、各命令
が命令コード、ソース・レジスタＡ、ソース・レジスタ
Ｂ、ターゲット・レジスタ、およびその他の形をとる。
これらの要素は、命令４１〜４４において、それぞれＯ
Ｐ、ＲＡ、ＲＢ、ＲＴ、およびＯと省略して示されてい
る。
基づく、命令バッファ２３内の命令間の依存関係を解析
するのに必要な論理回路を示す。この論理回路は、命令
依存関係解析ユニット２５の内部に組み込むことが好ま
しい。この論理回路を例示するために、ＲＩＳＣ命令セ
ットを考えてみる。このＲＩＳＣ命令セットは、各命令
が命令コード、ソース・レジスタＡ、ソース・レジスタ
Ｂ、ターゲット・レジスタ、およびその他の形をとる。
これらの要素は、命令４１〜４４において、それぞれＯ
Ｐ、ＲＡ、ＲＢ、ＲＴ、およびＯと省略して示されてい
る。
【００２０】図示のように、例示された命令バッファ２
３は、依存関係を解析しなければならない４個の命令４
１〜４４を保持しており、その解析結果はレジスタ・リ
ネーム・バッファ２４（図２）が利用する。この依存関
係解析を部分的に実行する比較器４６のアレイは、命令
４１〜４４から対応するフィールドを取り出し、それぞ
れのソース・レジスタ番号およびターゲット・レジスタ
番号を比較する。従来技術とは違い、本発明のレジスタ
依存関係解析では、命令バッファ２３内の命令４１〜４
４がプログラム順ではない可能性があることを考慮に入
れなければならない。たとえば、解析中の命令４３の左
側に位置する命令４２は、実際には（プログラム順で
は）、命令４３に論理的に先行する可能性もあるし、命
令４３に論理的に後続する可能性もある。したがって、
命令４３のターゲット・オペランド・フィールドＲＴ２
が命令４２のＲＢ１などのソース・オペランド・フィー
ルドのいずれかに等しく、そのことが比較器４６のいず
れか（たとえば、左側にある比較器４６のうち、上から
５番目の比較器４６）の出力によって真と示されている
場合、命令４２が命令４３に論理的に後続するときに
は、命令４２のＲＢ１のリネーム・タグの値は命令４３
のＲＴ２のターゲット・レジスタ・タグの値となるはず
である。そうでない場合、命令４３が命令４２に論理的
に後続するときには、別の値を利用する必要があり、そ
うした値はレジスタ・リネーム論理回路２４によって決
定される。
３は、依存関係を解析しなければならない４個の命令４
１〜４４を保持しており、その解析結果はレジスタ・リ
ネーム・バッファ２４（図２）が利用する。この依存関
係解析を部分的に実行する比較器４６のアレイは、命令
４１〜４４から対応するフィールドを取り出し、それぞ
れのソース・レジスタ番号およびターゲット・レジスタ
番号を比較する。従来技術とは違い、本発明のレジスタ
依存関係解析では、命令バッファ２３内の命令４１〜４
４がプログラム順ではない可能性があることを考慮に入
れなければならない。たとえば、解析中の命令４３の左
側に位置する命令４２は、実際には（プログラム順で
は）、命令４３に論理的に先行する可能性もあるし、命
令４３に論理的に後続する可能性もある。したがって、
命令４３のターゲット・オペランド・フィールドＲＴ２
が命令４２のＲＢ１などのソース・オペランド・フィー
ルドのいずれかに等しく、そのことが比較器４６のいず
れか（たとえば、左側にある比較器４６のうち、上から
５番目の比較器４６）の出力によって真と示されている
場合、命令４２が命令４３に論理的に後続するときに
は、命令４２のＲＢ１のリネーム・タグの値は命令４３
のＲＴ２のターゲット・レジスタ・タグの値となるはず
である。そうでない場合、命令４３が命令４２に論理的
に後続するときには、別の値を利用する必要があり、そ
うした値はレジスタ・リネーム論理回路２４によって決
定される。
【００２１】デコーダ３７（図３）によって生成された
４個の出力信号Ａ〜Ｄは、各命令４ １〜４４内のターゲ
ット・レジスタ番号と、当該ターゲット・レジスタを利
用する可能性のある他の命令内のすべてのソース・レジ
スタ番号とを比較する各比較器４６の出力をゲートする
のに利用する。一致するものがあり、かつ当該ターゲッ
ト・レジスタ番号を保持する命令が（当該ターゲット・
レジスタ番号と一致する）ソース・レジスタ番号を保持
する他の命令に論理的に先行する場合、後者の命令のソ
ース・レジスタ・タグを前者の命令内のターゲット・レ
ジスタのリネームされたレジスタ・タグに置き換えなけ
ればならない。各ＡＮＤゲート４７は、１個の比較器４
６と、デコーダ３７（図３）からの少なくとも１個の出
力信号とに接続されている。各出力信号の間の符号
「＋」は論理ＯＲ演算を表す。各ＡＮＤゲート４７は、
後者の命令のソース・オペランドが利用される前（プロ
グラム順において）に前者の命令のターゲット・レジス
タ番号との比較結果が一致した場合にのみ、可能な比較
結果一致信号をゲートする。たとえば、信号４５ａは、
フェッチ・アドレスの下位ビットが「１１」である場
合、すなわち命令４３が（プログラム順では）命令４４
に論理的に後続する場合、命令４３のソース・レジスタ
・タグＲＢ２の代わりに命令４４内のターゲット・レジ
スタのリネームされたレジスタ・タグを利用するよう、
レジスタ・リネーム・バッファ２４に通知するのに利用
される。信号４５ｂ〜４５ｎも、同様の方法で生成する
ことができる。
４個の出力信号Ａ〜Ｄは、各命令４ １〜４４内のターゲ
ット・レジスタ番号と、当該ターゲット・レジスタを利
用する可能性のある他の命令内のすべてのソース・レジ
スタ番号とを比較する各比較器４６の出力をゲートする
のに利用する。一致するものがあり、かつ当該ターゲッ
ト・レジスタ番号を保持する命令が（当該ターゲット・
レジスタ番号と一致する）ソース・レジスタ番号を保持
する他の命令に論理的に先行する場合、後者の命令のソ
ース・レジスタ・タグを前者の命令内のターゲット・レ
ジスタのリネームされたレジスタ・タグに置き換えなけ
ればならない。各ＡＮＤゲート４７は、１個の比較器４
６と、デコーダ３７（図３）からの少なくとも１個の出
力信号とに接続されている。各出力信号の間の符号
「＋」は論理ＯＲ演算を表す。各ＡＮＤゲート４７は、
後者の命令のソース・オペランドが利用される前（プロ
グラム順において）に前者の命令のターゲット・レジス
タ番号との比較結果が一致した場合にのみ、可能な比較
結果一致信号をゲートする。たとえば、信号４５ａは、
フェッチ・アドレスの下位ビットが「１１」である場
合、すなわち命令４３が（プログラム順では）命令４４
に論理的に後続する場合、命令４３のソース・レジスタ
・タグＲＢ２の代わりに命令４４内のターゲット・レジ
スタのリネームされたレジスタ・タグを利用するよう、
レジスタ・リネーム・バッファ２４に通知するのに利用
される。信号４５ｂ〜４５ｎも、同様の方法で生成する
ことができる。
【００２２】その後、命令バッファ２３内の、リネーム
されたレジスタ・タグを有する命令を、任意の順序で発
行キュー２６（図２）に転送することができる。発行キ
ュー２６は、リネームされたレジスタ・タグのみを利用
して、命令がいつでも発行できる状態にあるかどうかを
判定するが、前述のように、これらのタグは命令バッフ
ァ２３内の命令の正しい順序を反映するよう適宜修正さ
れている。
されたレジスタ・タグを有する命令を、任意の順序で発
行キュー２６（図２）に転送することができる。発行キ
ュー２６は、リネームされたレジスタ・タグのみを利用
して、命令がいつでも発行できる状態にあるかどうかを
判定するが、前述のように、これらのタグは命令バッフ
ァ２３内の命令の正しい順序を反映するよう適宜修正さ
れている。
【００２３】前述のように、本発明は、命令の順不同発
行が可能なスーパースカラ・プロセッサ内の命令バッフ
ァへのロードを行うための改良型の方法および装置を提
供する。本発明の特徴は、命令がプログラム順でない可
能性があることを踏まえて、命令依存関係解析ユニット
が命令バッファ内の命令を解析できるようにしたことに
ある。本発明の特徴はまた、命令の順不同発行が可能な
すべてのスーパースカラ・プロセッサが一般に備える発
行キューとその他の順不同命令順序制御ハードウェアを
利用して、命令バッファ内の命令が正しいプログラム順
になっていない場合でも命令の順序を解決することにも
ある。
行が可能なスーパースカラ・プロセッサ内の命令バッフ
ァへのロードを行うための改良型の方法および装置を提
供する。本発明の特徴は、命令がプログラム順でない可
能性があることを踏まえて、命令依存関係解析ユニット
が命令バッファ内の命令を解析できるようにしたことに
ある。本発明の特徴はまた、命令の順不同発行が可能な
すべてのスーパースカラ・プロセッサが一般に備える発
行キューとその他の順不同命令順序制御ハードウェアを
利用して、命令バッファ内の命令が正しいプログラム順
になっていない場合でも命令の順序を解決することにも
ある。
【００２４】プログラム順以外の順序で命令バッファ内
に命令を格納できるようにすることにより、命令キャッ
シュの有効帯域幅が高まり、しかも命令キャッシュと命
令バッファとの間の多重化の量のみならず、命令バッフ
ァと発行キューとの間の多重化の量も減少する。本発明
に適した発行キューは、「発行準備完了」の判定が解決
済みのデータ依存関係と実行ユニットの利用可能性のみ
に基づいて行われる限り、どんなタイプのものでもよ
い。
に命令を格納できるようにすることにより、命令キャッ
シュの有効帯域幅が高まり、しかも命令キャッシュと命
令バッファとの間の多重化の量のみならず、命令バッフ
ァと発行キューとの間の多重化の量も減少する。本発明
に適した発行キューは、「発行準備完了」の判定が解決
済みのデータ依存関係と実行ユニットの利用可能性のみ
に基づいて行われる限り、どんなタイプのものでもよ
い。
【図１】本発明の好ましい実施例に基づく、命令の順不
同発行が可能なプロセッサのブロック図である。
同発行が可能なプロセッサのブロック図である。
【図２】図１のプロセッサ用の命令の順不同発行機構の
ブロック図である。
ブロック図である。
【図３】本発明の好ましい実施例に基づく、命令バッフ
ァに命令をロードするための装置を示す図である。
ァに命令をロードするための装置を示す図である。
【図４】本発明の好ましい実施例に基づく、命令バッフ
ァ内の命令間の依存関係を解析するのに必要な論理回路
を示す図である。
ァ内の命令間の依存関係を解析するのに必要な論理回路
を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョエル・エイブラハム・シルバーマン アメリカ合衆国10589 ニューヨーク州 ソマーズ ミッチェル・ロード 134 (56)参考文献 特開 平７−121371（ＪＰ，Ａ) 特開 平９−114733（ＪＰ，Ａ) 特開 平５−20068（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 G06F 9/38
Claims (10)
- 【請求項１】命令の順不同発行が可能なプロセッサ（１
０）の命令バッファ（２３）へのロードを行うための方
法であって、前記プロセッサが複数のキャッシュ・ライ
ンを有する命令キャッシュ（３１、３２）を備え、 前記命令キャッシュをマルチプレクサ（３６ａ〜３６
ｄ）を介して命令バッファに結合する段階を含み、前記
命令バッファが複数のスロット（Ｉ０〜Ｉ３）を備え、 前記マルチプレクサの監視のもとに、前記命令バッファ
の前記複数のスロットを前記命令キャッシュからの複数
の命令で順次充填する段階をさらに含み、プログラム順
序に従った最初の命令が存在する１つのスロットがフェ
ッチ・アドレス（３５）によって示され、 その後、前記命令バッファの第１スロット（Ｉ０）内に
前記最初の命令が存在しない場合は、前記命令バッファ
のすべての空きスロットを前記命令キャッシュの後続キ
ャッシュ・ラインからの複数の命令で充填する段階をさ
らに含み、前記空きスロットの少なくとも１つが前記最
初の命令が存在する前記１つのスロットよりも前に位置
する前記方法。 - 【請求項２】前記命令バッファ内に存在する命令の実際
のプログラム順序を命令依存関係解析ユニット（２５）
によって決定する段階をさらに含む請求項１記載の方
法。 - 【請求項３】前記最初の命令が存在する前記命令バッフ
ァのスロットを示す信号を前記命令依存関係解析ユニッ
トによって受け取る段階をさらに含む請求項２記載の方
法。 - 【請求項４】前記フェッチ・アドレスを入力として有す
るデコーダ（３７）によって前記信号を生成する段階を
さらに含む請求項３記載の方法。 - 【請求項５】前記デコーダが複数のＡＮＤゲートを有す
る請求項４記載の方法。 - 【請求項６】命令の順不同発行が可能なプロセッサ（１
０）の命令バッファ（２３）へのロードを行うための装
置であって、前記プロセッサが複数のキャッシュ・ライ
ンを有する命令キャッシュ（３１、３２）を備え、 前記命令キャッシュと前記命令バッファとを結合するマ
ルチプレクサ（３６ａ〜３６ｄ）を含み、前記命令バッ
ファが複数のスロット（Ｉ０〜Ｉ３）を備え、プログラ
ム順序に従った最初の命令が存在する１つのスロットが
フェッチ・アドレス（３５）によって示され、 前 記命令バッファの第１スロット（Ｉ０）内に前記最初
の命令が存在しない場合は、前記命令バッファのすべて
の空きスロットを前記命令キャッシュの後続キャッシュ
・ラインからの複数の命令で順次充填する充填手段をさ
らに含み、前記空きスロットの少なくとも１つが前記最
初の命令が存在する前記１つのスロットよりも前に位置
する前記装置。 - 【請求項７】前記命令バッファ内に存在する命令の実際
のプログラム順序を決定するための命令依存関係解析ユ
ニット（２５）をさらに備える、請求項６に記載の装
置。 - 【請求項８】前記命令依存関係解析ユニットが前記最初
の命令が存在する前記命令バッファのスロットを示す信
号を受け取る請求項７記載の装置。 - 【請求項９】前記信号が前記フェッチ・アドレスを入力
として有するデコーダ（３７）によって生成される請求
項８記載の装置。 - 【請求項１０】前記デコーダが複数のＡＮＤゲートを有
する請求項９記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/020631 | 1998-02-09 | ||
| US09/020,631 US6065110A (en) | 1998-02-09 | 1998-02-09 | Method and apparatus for loading an instruction buffer of a processor capable of out-of-order instruction issue |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11316681A JPH11316681A (ja) | 1999-11-16 |
| JP3207173B2 true JP3207173B2 (ja) | 2001-09-10 |
Family
ID=21799712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02418899A Expired - Fee Related JP3207173B2 (ja) | 1998-02-09 | 1999-02-01 | 命令バッファへのロードを行うための方法および装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6065110A (ja) |
| JP (1) | JP3207173B2 (ja) |
| KR (1) | KR100335747B1 (ja) |
| CN (1) | CN1152301C (ja) |
| TW (1) | TW520482B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604909A (en) * | 1993-12-15 | 1997-02-18 | Silicon Graphics Computer Systems, Inc. | Apparatus for processing instructions in a computing system |
| JP2002318687A (ja) * | 2001-04-18 | 2002-10-31 | Fujitsu Ltd | 情報処理装置及び計算機システム |
| US6740942B2 (en) * | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| JP3655908B2 (ja) * | 2003-02-26 | 2005-06-02 | 株式会社東芝 | 命令ロールバックプロセッサシステム、命令ロールバック方法及び命令ロールバックプログラム |
| TWI232403B (en) * | 2003-04-23 | 2005-05-11 | Ip First Llc | Apparatus and method for buffering instructions and late-generated related information using history of previous load/shifts |
| US7725690B2 (en) * | 2007-02-13 | 2010-05-25 | Advanced Micro Devices, Inc. | Distributed dispatch with concurrent, out-of-order dispatch |
| US8140830B2 (en) * | 2008-05-22 | 2012-03-20 | International Business Machines Corporation | Structural power reduction in multithreaded processor |
| US9158541B2 (en) * | 2010-11-03 | 2015-10-13 | Apple Inc. | Register renamer that handles multiple register sizes aliased to the same storage locations |
| US8909866B2 (en) * | 2012-11-06 | 2014-12-09 | Advanced Micro Devices, Inc. | Prefetching to a cache based on buffer fullness |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3771141A (en) * | 1971-11-08 | 1973-11-06 | Culler Harrison Inc | Data processor with parallel operations per instruction |
| US4760518A (en) * | 1986-02-28 | 1988-07-26 | Scientific Computer Systems Corporation | Bi-directional databus system for supporting superposition of vector and scalar operations in a computer |
| DE3802025C1 (ja) * | 1988-01-25 | 1989-07-20 | Otto 7750 Konstanz De Mueller | |
| US5487156A (en) * | 1989-12-15 | 1996-01-23 | Popescu; Valeri | Processor architecture having independently fetching issuing and updating operations of instructions which are sequentially assigned and stored in order fetched |
| US5630157A (en) * | 1991-06-13 | 1997-05-13 | International Business Machines Corporation | Computer organization for multiple and out-of-order execution of condition code testing and setting instructions |
| EP1526446A3 (en) * | 1991-07-08 | 2007-04-04 | Seiko Epson Corporation | Extensible RISC microprocessor architecture |
| US5481683A (en) * | 1992-10-30 | 1996-01-02 | International Business Machines Corporation | Super scalar computer architecture using remand and recycled general purpose register to manage out-of-order execution of instructions |
| DE69330889T2 (de) * | 1992-12-31 | 2002-03-28 | Seiko Epson Corp., Tokio/Tokyo | System und Verfahren zur Änderung der Namen von Registern |
| US5467473A (en) * | 1993-01-08 | 1995-11-14 | International Business Machines Corporation | Out of order instruction load and store comparison |
| JPH07121371A (ja) * | 1993-10-25 | 1995-05-12 | Nkk Corp | 複数命令同時取込み機構 |
| DE69429061T2 (de) * | 1993-10-29 | 2002-07-18 | Advanced Micro Devices, Inc. | Superskalarmikroprozessoren |
| US5586278A (en) * | 1994-03-01 | 1996-12-17 | Intel Corporation | Method and apparatus for state recovery following branch misprediction in an out-of-order microprocessor |
| JPH09114733A (ja) * | 1995-10-17 | 1997-05-02 | Nec Corp | キャッシュ記憶装置における非整列データ転送機構 |
| US5761491A (en) * | 1996-04-15 | 1998-06-02 | Motorola Inc. | Data processing system and method for storing and restoring a stack pointer |
-
1998
- 1998-02-09 US US09/020,631 patent/US6065110A/en not_active Expired - Fee Related
- 1998-06-18 TW TW087109788A patent/TW520482B/zh not_active IP Right Cessation
-
1999
- 1999-01-15 KR KR1019990001063A patent/KR100335747B1/ko not_active IP Right Cessation
- 1999-01-28 CN CNB991016106A patent/CN1152301C/zh not_active Expired - Fee Related
- 1999-02-01 JP JP02418899A patent/JP3207173B2/ja not_active Expired - Fee Related
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|---|---|
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| JPH11316681A (ja) | 1999-11-16 |
| TW520482B (en) | 2003-02-11 |
| CN1226024A (zh) | 1999-08-18 |
| US6065110A (en) | 2000-05-16 |
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