JPS5870360A - デ−タフロ−処新装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はメモリ部、演算回路部をパイプライン方式のバ
スで結合し、データフロ一方式により演算順序をコント
ロールすることを特徴とするデータフロー処理装置に関
するものである。

従来、複数の演算回路を接続する場合に１例えば乗算器
、加算器などの固定された単一機能を持つ演算回路をリ
ング状にパイプライン方式のバスで接続する方法が開発
提案されている。

このような場合に、演算回路の種類の選択および演算回
路を並べる順序をある特定の処理に対して最適なものと
する必要があり、それ以外の処理に対してはパフォーマ
ンスが著しく低下するという問題があった。

処理に応じて、演算器の種類や、配置を変えると、必要
とする演算器の種類が増加し、コストの増大を招込た。

本発明の目的は、演算回路を多機能化しプロセッサユニ
ットに集約し、パイプライン方式のバスでトランスファ
ーテーブルメモリ、パラメータテーブルメモリ、データ
メモリ、キューメモリ、プロセッサユニットを結合し、
２項演算に対してはデータフロ一方式によるコントロー
ルを初期設定されたパラメータテーブル、およびデータ
メモリを用いて行い、さらに外部回路との入出力を行う
バスインターフェースを備えたものを１モジヱールとし
たとき、同一のモジー−ルを複数個直列に接続するだけ
で、接続個数に応じてパフォーマンスが向上するデータ
フロー処理装置を提供することにある。

本発明は、メモリ部、演算回路部をパイプライン方式の
バスで結合し、データフロ一方式により演算順序をコン
トロールすることを特徴とする。

メモリ部は、データの行き先アドレスを貯えておくトラ
ンスファーテーブルメモリと、前記のアドレスでアクセ
スされ、命令を貯えておくパラメータテーブルメモリと
、２項演算の片側の入力データを一時貯えておくデータ
メモリとデータの待ち合せを行うキー−メモリとから構
成される。

演算回路部は２項演算、単項演算を行うプロセッサユニ
ットと、データの発生、消滅９分流、データメモリのア
ドレス発生、データの到着数の計数。

２項制御を行うパラメータテーブルメモリとからなる。

以上本発明の構成について述べたが、その詳細につｂて
は以下の図面に示す実施例をもって説明する。第１図は
本発明の一実施例を示すブロック図である。図におｈて
１はバスインターフェース。

２はトランスファーテーブルメモリ、３はパラメータテ
ーブルメモリ、４はデータメモリ、５はキューメモリ、
６けプロセッサユニットである。

トランスファーテーブルメモリ２．パラメータテーブル
メモリ３．データメモリ４．キューメモリ５．プロセッ
サユニット６は図に示すようにこの順にパイプライン方
式のバスでリング状に接続しである。

外部回路との入出力データには、モジー一層番号セット
データ、テンプレートセットデータ、テンプレートリー
ドデータ、データメモリセットデータ、データメモリリ
ードデータ、リセットデータ、無効データ、通過データ
、実行データ、エラーステータスデータ、処理データが
ある。

モジエール番号セットデータは、モジュール番号のみか
ら構成され、リセット時にバスインターフェース１の内
部にあるモジュール番号レジスタにモジュール番号をセ
ットするデータである。リセット時にセットされた後は
１次にリセット信号がアクティブとならない限シ前記モ
ジーール番号レジスタの内容は変更することはできない
。前記モジュール番号レジスタの内容はリセット後本発
明の処理モジ為−ル内部にとりこまれるデータのモジュ
ール番号と比較するのに用いられる。

ト テンプレーセットデータは、モジュール番号。

トランスファーテーブルメモリ２のアドレス、トランス
ファーテーブルメモリ２への書きこみデータ値、パラメ
ータテーブルメモリ３のアドレス。

パラメータテーブルメモリ３への書きこみデータ値から
構成される。

（５） テンプレートセットデータは、トランスファーテーブル
メモリ２とパラメータテーブルメモリ３ヘテンプレート
データをセットする。テンプレートデータは処理の内容
２手順を示すデータであシ。

通常一連の処理開始時に外部にあるホストプロセッサよ
υ本発明の処理モジュール内部すなわち前記の如くトラ
ンスファーテーブルメモリ２とパラメータテーブルメモ
リ３に転送される。

テンプレートリードデータはモジュール番号。

トランスファーテーブルメモリ２のアドレス、パラメー
タテーブルメモリ３のアドレスから構成される。テンプ
レートリードデータはトランスファーテーブルメモリ２
及びパラメータテーブルメモリ３ヘセクトしたテンプレ
ートデータをリードするためのものであり、データのモ
ジー一層番号にはテンプレートデータをリードした込モ
ジュールのモジュール番号を入れる。さらにテンプレー
トリードデータはエラーが発生した場合のテンプレート
データの内容チェックに用いることができる。

テンプレートリードデータは、テンプレートデー（６） タを読み出した後、読み出したデータ値を外部回路に出
力するが、このときのモジー一層番号は他のデータと区
別するために特定のモジー一層番号（例えば１）におき
かえられる。

データメモリセットデータはモジュール番号。

データ値から構成される。データメモリセットデータは
データメモリ４にデータ値を書きこむためのものである
。データメモリ４に書きこむときのアドレスは、パラメ
ータテーブルメモリ３の内部でＯから１ずつシーケンシ
ャルに発生されたものを用する。データメモリリードデ
ータは、モジュール番号、データメモリ４のアドレスか
ら構成される。データメモリリードデータはデータの中
にあるデータメモリ４のアドレスでデータメモリ４をア
クセスし、読み出したデータ値を外部回路へ出力する。

リセットデータは、モジー一層番号のみから構成され１
本発明の処理モジー−ル内部にエラー状態が発生後、こ
の状態を解除するためのデータである。エラー状態には
、キューメモリ５のオーバーフローエラーがある。この
エラーが発生すると、バスインターフェース１に入力さ
れるデータを本発明処理モジュール内部にはとりこまず
、消滅させる。ただし、リセットデータがバスインター
フェース１にメ、力されると、エラー状態が解除され、
これ以降通常の処理を行なう。リセットデータはエラー
状態のリセット以外に本処理モジュール内部のイニシャ
ライズの機能をもち内部のカウンタのクリア、メモリの
クリアを行なう。

リセットデータはバスインターフェース１の内部で消滅
する。

無効データは９％定のモジー一層番号（例えばＯ）のみ
から構成され、このデータが本発明の処理モジー−ル内
部に入力されてもバスインターフェース１の内部で消滅
する。

通過データは、その中に含まれるモジー一層番号がリセ
ット時に設定されるモジュール番号レジスタの内容と一
致せず、かつ、無効データでなく。

かつモジュール番号セットデータでもないデータであり
、外部回路から入力されたデータがその１まバスインタ
ーフェース１に通過し、外部回路へ出力される。実行デ
ータはモジー−ル番号、トランスファーテーブルメモリ
２のアドレス、コントロールビット、符号ビット、デー
タ値から構成される。コントロールビットはプロセッサ
ユニット６での演算結果が指定された条件に一致した場
合にセットされる。コントロールビットがたって−るデ
ータは、プロセッサユニット６で２分流の命令が指定さ
れると、トランスファーテーブルメモリ２のアドレスが
変更され、コントロールビットがたっていないデータと
は別の処理が実行される。

分流の命令が指定されない場合には処理の変更は生じｆ
！、いので、コントロールビットは通常分流の命令とペ
アで用すられる。分流の命令は演算結果により処理の流
れを変更したいときに用いられる。

エラーステータスデータはモジー一層番号とエラーステ
ータスとから構成される。エラーステータスデータは本
発明の処理モジー−ル内部で、キ−メモリ５のオーバー
フローエラーが発生すると。

エラーの発生したことを外部回路へ知らせるだめのデー
タである。エラーステータスデータに含ま（９） レルモシーール番号は、エラーが発生したモジュール番
号にセットされたモジュール番号レジスタの内容が読み
出されたものである。

処理データは、モジュール番号、トランスファーテーブ
ルメモリ２のアドレス、コントロールビット、符号ビッ
ト、データ値から構成される。処理データはトランスフ
ァーテーブルメモリ２．パラメータテーブルメモリ３を
参照し、その結果。

出力命令であるとき、トランスファーテーブルメモリ２
．パラメータテーブルメモリ３参照によるモジュール番
号とトランスファーテーブルメモリ２のアドレスを付け
て外部回路へ出力される。

以下ではパイプライン方式のバスにおけるデータの流れ
について詳述する。実行データはモジーール番号、トラ
ンスファーテーブルメモリ２のアドレス、コントロール
ビット、符号ビット、データ値から構成され、外部回路
からバスインターフェース１を介し、パイプライン方式
のリング状バス内部にとりこまれ、トランスファーテー
ブルメモリ２へ送られる。外部回路から本発明の処理モ
（１０） ジュールへの入力が可能であるためには、プロセッサユ
ニット６が出力中でなく、かつキー−メモリ５に貯えら
れているデータ数が一定量（例えば１６データ）以下で
あ）、入力データに含まれているモジー−ル番号が、リ
セット時にとシこまれたモジー−ル番号レジスタの内容
と一致していることが必要である。外部回路からバスイ
ンターフェース１に入力されたデータは、バスインター
フェース１の内部でユースピットを付加されて、トラン
スファーテーブルメモリ２へ送られる。トランスファー
テーブルメモリ２はバスインターフェース１またはプロ
セッサユニット６からのデータを入力する。トランスフ
ァーテーブルメモリ２へ入力するデータは、データ値と
トランスフアーチニブルメモリ２のアドレスと、ユース
フラグとテンプレートフラグとから構成されている。ユ
ースフラグはデータが有効か無効かを示すフラグであり
、トランスファーテーブルメモリ２ではプロセッサユニ
ット６からの出力データとバスインターフェース１から
の出力データとのユースフラグをりをとシこむ。両方共
ユースフラグが　９１”の値をもつ場合にはプロセッサ
ユニット６からの出力データを優先的にとりこむ。両方
共ユースフラグ六　　〃 が　Ｏの値をもつ場合は、無効データとなる。

この無効データはトランスファーテーブルメモリ２を通
過し、パラメータテーブルメモリ３．データメモリ４を
通過し、キューメモリ５の手前で消滅する。

トランスファーテーブルメモリ２ではユースフラグがｓ
　１　ｇ　であり、テンプレートフラグがＯであれば通
常の処理データであるとみなし、トランスファーテーブ
ルメモリ２のアドレスでトランスファーテーブルメモリ
２をアクセスし、読み出したデータをパラメータテーブ
ルメモリ３に送る。

ユースフラグが　１　でありテンプレートフラグ囁　　
〃 が　１　である場合にはコントロールビットによりトラ
ンスファーテーブルメモリ２の１−夕のかきこみ、読み
出しを行う。トランスファーテーブルメモリ２内にかき
こまれるデータは、トランスファーテーブルメモリ２を
参照後の処理の区別をする情報とプロセッサユニット６
でのデータ処理後状のトランスファーテーブルメモリ２
を参照するときのアドレスと、パラメータテーブルメモ
リ３を参照するときのアドレスと、パラメータテーブル
メモリ３に送られるデータが２つベアになって動作する
場合にその各々を区別するための情報とからなる。

パラメータテーブルメモリ３け、トランスファーテーブ
ルメモリ２から読み出したデータの中にあるパラメータ
テーブルメモリ３のアドレスによって参照される。パラ
メータテーブルメモリ３には主に命令のコードが貯えて
あシ、データが２つペアになって動作する場合にそれら
のデータ交換をコントロールする情報、出力データ数、
外部回路へ出ていくデータにつけるモジー−ル番号、プ
ロセッサユニット６での処理内容を指示するコード情報
、データメモリ４の読み出し、書き込み。

データの２項キー−制御、流量制御等の状態管理を行う
だめの情報が入っている。パラメータチー（１３） プルメモリ３へのデータの書きこみはテンプレートフラ
グがたっているときに行なわれ２通常の処理の間は、そ
の内容が変化しな込パーマネントな情報と、データメモ
リ４のアドレス情報のテンポラリな情報とに分けである
。

パラメータテーブルメモリ３は、トランスファーテーブ
ルメモリ２からユースフラグ、テンプレートフラグ、コ
ントロールピッ）、命４コード。

データ交換信号を入力し、データメモリ４へ、書込みエ
ネーブル信号を出力する。データメモリ４は２項演算（
２種類のデータを入力とする演算）のデータが両方共に
そろうまで、先に到着したデータの方を一時待たせてお
くためのキー−２定数演算のだめの定数、ルックアップ
用のテーブル。

状態遷移処理用の遷移テーブル、入出力データの格納に
用−られる。データメモリ４の書きこみエネーブル信号
はパラメータテーブルメモリ３から入力する。２項演算
命令が指定され２両方のデータがそろうとパラメータテ
ーブルメモリ３からの入力データとデータメモリ４から
の読み出しデー（１４） タとを同時にキューメモリ５に出力する。キューメモリ
５はデータキュー、ジェネレータキューにより構成され
る。データキューはプロセッサユニット６の出力データ
数が複数である場合や、パスインターフェース１からデ
ータを入力する場合。

プロセッサユニット６がビジーとなりデー・りを入力で
きなくなるのでデータを一時保持しておくだめのメモリ
である。

ジェネレータキー−は数値発生を行うだめの起動データ
、データ発生数、コントロール情報をデータメモリから
入力し、プロセッサユニット６へ。

データキー−の空きがある一定値（本例ではデータキー
−の半分）以上あるか否かの情報をみて出力する。

プロセッサユニット６は算術演算、論理演算。

シフト、比較、ビット反転、プライオリティエンコーデ
ィング、分流、数値発生、コピーの機能をもつ演算回路
である。ビット反転は入力データ値のビット位置を反転
したものを出力データ値とする処理である。プライオリ
ティエンコーディングは入力データ値の各ビットの値を
プライオリティの高い方のビットから低い方のビットま
で順にしらべて、初めてビット値が１１１　の値をとる
ビットが出現したら、そのビット位置を２進整数表示し
て出力データ値とする処理である。

分流はコントロールビットをみて、その値が１　　〃 ０　であれば入力されたデータの中のテンプレートメモ
リ２のアドレスをそのまま出力データの中のテンプレー
トメモリ２のアドレスとして出力し、コントロールビッ
トの値が　１　であれば。

入力されたデータの中のテンプレートメモリ２のアドレ
スに１を加えたものを出力データの中のテンプレートメ
モリ２のアドレスとして出力する処理である。

数値発生は、入力データの中のデータ値と発生個数と増
分値とをみて、入力データの中のデータ値に増分値を発
生個数分だけ順に加えてｂ！９発生個数分だけの出力デ
ータを発生する処理である。

この機能はくりかえしのある処理を行う場合や。

メモリのアドレスを発生させる場合に用いられる。

このとき出力データの中のトランスファーテーブルメモ
リ２のアドレスは変化せず、入力データの中にあるトラ
ンスファーテーブルメモリ２のアドレスをそのまま出力
する。

コピーは、入力データの中のデータ値ト、コピー回数を
みて、入力データの中のデータ値をそのまま出力データ
の中のデータ値にコピー回数分だけコピーして出力する
処理である。このとき出力データの中にあるトランスフ
ァーテーブルメモリ２のアドレスは入力データの中にあ
るトランスファーテーブルメモリ２のアドレスに出力の
順で１ずつ加算された値となる。

プロセッサユニット６への入力データの数は１つまたは
２つであり、出力データの数は１から１６まで指定でき
る。入力データの数が１つの場合の処理を単項演算とい
込、入力データの数が２つの場合の処理を２項演算とい
う。単項演算の場合は入力データの数が１つであるので
待ち合せを行う必要はないが２項演算の場合は２つのデ
ータがそろうまで演算が実行できないので先に到着した
デ（１７） 一夕をデータメモリ４の中の２項キー−に保存しておき
、待ち合せを行って、後に到着したデータがきたときに
データメモリの中の２項キー−からよみ出したデータと
一緒にしてキューメモリ５を通してプロセッサユニット
６での演算全開始する。

すなわち、２項演算に対してはデータフロ一方式の実行
制御を行っている。出力データ数が２以上のときには、
出力をしている間ビジーフラグをたて、キーーメモリ５
からの入力を禁止する。

第２図は第１図におけるパスインターフェース１の部分
を詳細に示したブロツク図である。図において１１は入
力ラッチ、１２は入力バッファメモリ、１３は出力バノ
ファメモリ、１４は出力ラッチ、１５はパスコントロー
ラ、１６はリセット信号、１７はクロック信号、１８は
入力要求信号。

１９け入力認可信号、２０は出力要求信号、２１は出力
認可信号、２２は入力バス、２３は出力パスである。リ
セット信号１６がアクティブのとき。

本発明のモジュール内部のイニシャライズを行う。

リセット信号１６の立上り時には、入力パス２２（）：
Ｎ３） 上のデータを本発明の処理モジー−ル内部のバスインタ
ーフェースの入力ラッチ内にあるモジュール番号レジス
タにとりこむ。リセット信号１６がアクティブでないと
きには通常のデータ入出力が行なわれる。入力ラッチ１
１へは入力要求信号１８がアクティブのとき入力バス２
２の上にあるデータがとりこまれる。入力ラッチ１１に
ラッチされｆｃテデーの中に含まれているモジー一層番
号が前記モジュール番号レジスタの内容と一致している
場合にはそのデータを入力バッファメモＩＪ１２にとり
こみ、一致していない場合には出力ラッチ１４を介して
、外部回路へそのデータを通過させる。

特定のモジー一層番号例えばモジー一層番号Ｏをもつデ
ータは無効データとして扱われる。即ち。

入力ラッチ１１にラッチされたデータの中に含まれてい
るモジー一層番号が前記特定のモジー一層番号と一致し
た場合には、無効データであるとみなし、入力ラッチ１
１の内部で消滅する。入力ラッチ１１から入力バッファ
メモリ１２に転送されたデータにはユースフラグがつけ
られる。

外部回路上よシ本発明の処理モジニール内部へデータを
入力させたいときは、入力要求信号１８をアクティブと
して１人カデータを入力バス２２上にのせる。前記モジ
ー−ル内部では、入力要求信号１８をクロック信号１７
に同期してサンプリングし、入力要求があり、入力が可
能なときは入力データ上のモジー一層番号とは無関係に
サンプリングしたデータを入力ラッチ１１にラッチする
とともに、入力認可信号１９をアクティブとし。

外部回路へ、入力バス２２上のデータを引き取ったこと
を知らせる。入力バッファメモリ１２け入力ラッチ１１
からデータを入力し、一時貯えておくだめのものである
。

出力バッファメモリ１３は第１図のキューメモリ５の内
部にあるデータキー−からデータを入力し出力ラッチ１
４を介して外部回路に出力するデータを貯えて、出力ラ
ッチ１４では本発明の処理モジー−ルを素通シして出力
するデータが優先となっており、処理済みの出力データ
は前記素通りするデータがなり場合にデータキー−から
のデータをラッチする。前記素通抄するデータも前記処
理済みの出力データもない場合には無効データに割り当
てられているモジー一層番号を付加して外部回路に無効
データとして出力する。

第３図は本発明のデータフロー処理装置を１モジユール
としたとき、複数のモジヱールをパイプラインコントロ
ールされたリング状バスにより接続した例を示すブロッ
ク図である。図において３１はホストプロセッサ、３２
はメインメモリ、３３〜３６はモジニールナ１〜モジユ
ールナ４を示す。

各モジーールナ１〜す４はおのおの第１図に示すブロッ
ク図の構成をもったモジー−ルであり、ホストプロセッ
サー３１の補助処理装置として機能する。リセット時に
各モジーール内のモジー−ル番号しジスタ内にモジュー
ル番号をロードする。

リングバスを流れるデータのうち、このモジー一層番号
に一致したデータのみが当該モジュール内にとりこまれ
、他のデータは素通りするように制御される。

まず初めに初期セットデータを、ホストプロセ（２１） ッサー３１よシ各モジー−ル３３〜３６に向けて送り出
す。ここで第１図を参照して説明する。この初期セット
データは、パラメータテーブルメモリ３．データメモリ
４．トランスファテーブルメモリ２に処理に必要な命令
や制御情報などのデータを最初にセットするためのデー
タである。と〈Ｋ　ハラメータテーブルメモリ３とトラ
ンスファーテーブルメモリ２にセットされるデータのこ
とをテンプレートという。以下の処理は、このテンプレ
ートに従って行われる。再び第３図を参照する。

メインメモリ３２には画像情報のようなデータがあらか
じめ入力されて込るものとし、データをメインメモリ３
２から読み出して、各モジーール；３３〜３６で処理を
し、結果をメインメモリ３２に書きこむものとする。各
モジーール３３〜３６けパイプラインコントロールされ
たバスで接続されており、処理が効率的に実行できるた
めに、処理に応じて各モシーールに処理を分割して割シ
当てる必要がある。各モジーールは、複合化された処理
機能をもっており、テンプレートがセラ）テ＠　ル（２
２） ので、処理に応じて機能を設定することが可能である。

すべてのモジュールの処理時間に空きがなく、パイプラ
インがつまることなく処理の割当てを行なうことができ
れば、最も効率的な処理を行うことができ、処理速度も
大きくなる。各モジュールは、固定された単機能なもの
ではなく、′ａ合化された機能をもっており、初期セッ
トデータにより２機能をセットできるので、ムダなく機
能を割り当てることができ、高速処理が可能となる。

従って以上の構成により、パイプラインのもつ高速性と
、データフローコントロールのもつ並列実行制御性とを
十分生かし、同一のモジー−ルを複数個直列に接続する
だけで容易に高速処理が実現できる。

以上説明したように本発明は、複合機能をもつ演算部の
機能を処理に応じて可変とすることができるという特徴
を有し、リングバス接続する場合に演算部の空きを少な
くすることが可能で、従来の固定化された単機能モジー
−ルを接続してパイプラインを構成する場合に比べて、
パフォーマンスの向上が実現できる。用意するモジー−
ルの種類も１１１類のものですみ、　ＬＳＩ化に対して
有利である。データの流れに適合したモジー−ル構成が
とれるので、バス上でのデータの衝突も減り、パフォー
マンスの向上が容易である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図は第１図におけるバスインターフェース１の部分
のブロック図、第３図は第１図の構成を１モシヱールと
したとき、複数のモジュールをバイブラインコントロー
ルされたリング状バスにより接続した例のブロック図で
ある。 図において１はバスインターフェース、２はトランスフ
ァーテーブルメモリ、３はパラメータテーブルメモリお
よびオペレーションコントローラ。 ４はデータメモリ、５はキヱーメモリ、６はプロセッサ
ユニット、１１は入力ラッチ、１２は入力バッファメモ
リ、１３け出力バッファメモリ、１４は出力ラッチ、１
５はバスコントローラ、１６はリセット信号、１７けク
ロック信号、１８は入力要求信号、１９は入力認可信号
、２０け出力要求信号、２１け出力認可信号、２２は入
力パス、２３け出力バス、３１けホストプロセッサ、３
２はメインメモリ、３３〜３６はモジュールナ１〜す４
である。 （２５）

Claims (1)

【特許請求の範囲】
1. データの行き先′ｒドレスを貯えておくトランスファー
   テーブルメモリと、前記のアドレスでアクセスされ、命
   令を貯えておくパラメータテーブルメモリと、２項演算
   の片側の入力データを一時貯えておくデータメモリと、
   前記データメモリからのデータの待ち合せを行うキー−
   メモリと、前記キー−メモリ出力に対して２項演算また
   は単項演算を行−前記トランスファーテーブルメモリへ
   出力Ｉするプロセッサユニットと、これらを接続するリ
   ング状のパイプラインバスと、前記パイプラインバスと
   外部バスとの間のデータの入出力をコントロールするバ
   スインターフェースとを備工初期設定時に前記パラメー
   タテーブルメモリに任意に設定された命令に従って前記
   プロセッサユニットを動作させることを特徴とするデー
   タ７０−処理装置。