JPS62219042A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS62219042A JPS62219042A JP61063310A JP6331086A JPS62219042A JP S62219042 A JPS62219042 A JP S62219042A JP 61063310 A JP61063310 A JP 61063310A JP 6331086 A JP6331086 A JP 6331086A JP S62219042 A JPS62219042 A JP S62219042A
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- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
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- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ回路に関し、特にデータフロー処理装置
におけるメモリ回路に関する。
におけるメモリ回路に関する。
従来リングバスによってリング状に接続された複数のデ
ータフロープロセッサと、メモリ回路とを備えたデータ
フロー処理装置によって、複数の３次元物体から成る３
次元画像を２次元平面に投影した２次元画像としてＣＲ
Ｔディスプレイなどに表示しようとする場合、複数の３
次元物体の表面の各点の投影される２次元平面に対応す
る座標値（Ｘ＋ ＋ ｙＩ、Ｚ＋ ）とそこにおける濃
度値（ｄ＋ ）とを求め、これらから２次元平面上の各
点（ｘ＋ 、 ３／＋ ＞に対応する複数の３次元物体
上の奥行き方向の座標値（ｚｌ）のうち最も小さい値を
とる座標に対応する３次元物体の表面の座標値及び濃度
値（Ｚ＋ 、ｄ＋ ）を選択してこれを表示することが
必要である。このため、前記複数の３次元物体の表面の
各点の座標値及び濃度値（ＸＪ 、−３／Ｊ 、 ＺＪ
、 ｄｉ ）を求めた各データフロープロセッサでは
この２次元平面上の点（ＸＪ 、ｙｊ＞に対応したアド
レスのメモリ回路の表示用メモリに既に貯えられている
奥行き方向の座標値（ｚｋ）を読み出し、これと新たに
求めた奥行き方向の座標値（ＺＪ ）とを比較して、Ｚ
Ｊ ＜ｚ、、ならば表示用メモリの内容を（Ｚ」。
ータフロープロセッサと、メモリ回路とを備えたデータ
フロー処理装置によって、複数の３次元物体から成る３
次元画像を２次元平面に投影した２次元画像としてＣＲ
Ｔディスプレイなどに表示しようとする場合、複数の３
次元物体の表面の各点の投影される２次元平面に対応す
る座標値（Ｘ＋ ＋ ｙＩ、Ｚ＋ ）とそこにおける濃
度値（ｄ＋ ）とを求め、これらから２次元平面上の各
点（ｘ＋ 、 ３／＋ ＞に対応する複数の３次元物体
上の奥行き方向の座標値（ｚｌ）のうち最も小さい値を
とる座標に対応する３次元物体の表面の座標値及び濃度
値（Ｚ＋ 、ｄ＋ ）を選択してこれを表示することが
必要である。このため、前記複数の３次元物体の表面の
各点の座標値及び濃度値（ＸＪ 、−３／Ｊ 、 ＺＪ
、 ｄｉ ）を求めた各データフロープロセッサでは
この２次元平面上の点（ＸＪ 、ｙｊ＞に対応したアド
レスのメモリ回路の表示用メモリに既に貯えられている
奥行き方向の座標値（ｚｋ）を読み出し、これと新たに
求めた奥行き方向の座標値（ＺＪ ）とを比較して、Ｚ
Ｊ ＜ｚ、、ならば表示用メモリの内容を（Ｚ」。
ｄｉ ）に更新し、ｚ４＞ｚｓ、ならば表示メモリの内
容を更新しないという処理が行なわれてきた。
容を更新しないという処理が行なわれてきた。
データフロー処理装置では、複数のデータフロープロセ
ッサは夫々他のデータフロープロセッサと関係なく並列
に動作することによって処理の高速化が実現されている
。
ッサは夫々他のデータフロープロセッサと関係なく並列
に動作することによって処理の高速化が実現されている
。
前述した従来のデータフロー処理装置においては、複数
のデータフロープロセッサは前述したメモリ回路の表示
メモリの読出しまたは読出し一書込みの動作に際して他
のデータフロープロセッサにおける同一の動作を監視し
て待ち合せ、その動作終了を検出してから自身の動作を
開始する必要があり、さもないと表示用メモリの更新が
正しく行なわれないという問題点があるため、データフ
ロープロセッサが並列に動作することができず、処理の
高速化が実現できないという欠点があった。
のデータフロープロセッサは前述したメモリ回路の表示
メモリの読出しまたは読出し一書込みの動作に際して他
のデータフロープロセッサにおける同一の動作を監視し
て待ち合せ、その動作終了を検出してから自身の動作を
開始する必要があり、さもないと表示用メモリの更新が
正しく行なわれないという問題点があるため、データフ
ロープロセッサが並列に動作することができず、処理の
高速化が実現できないという欠点があった。
本発明のメモリ回路は、リングバスと、該リングバスに
よってリング状に接続された複数のデータフロープロセ
ッサ及びインタフユース回路と、該インタフェース回路
に夫々バスによって接続されたホストプロセッサ及びメ
モリ回路とを備えたデータフロー処理装置におけるメモ
リ回路であつＩて、前記データフロープロセッサから入
力したデータ識別番号に対応したアドレスのメモリの内
容を読み出して次段へのデータ識別番号として出力する
識別番号メモリと、前記データフロープロセッサから入
力したデータ識別番号に対応したアドレスのメモリの内
容を読み出して制御信号として出力する機能メモリと、
前記データフロープロセッサから入力したアドレス値に
対応したアドレスのメモリの内容を読み出して次段への
データ値として出力し、また前記データフロープロセッ
サから入力したデータ値を前記データフロープロセッサ
から入力したアドレス値に対応したアドレスのメモリに
書き込み、これを蓄積するデータメモリと、該データメ
モリから読み出したデータ値及び前記データフロープロ
セッサから入力したデータ値を比較し比較結果を比較信
号として出力する比較器と、該比較器の比較信号及び前
記機能メモリの制御信号を入力し、これらの両信号を論
理積した結果を書込み信号として出力する制御部と、該
制御部の書込み信号を入力して一時貯えておき、これを
前記データメモリに書込み信号として出力するレジスタ
とを備えている。
よってリング状に接続された複数のデータフロープロセ
ッサ及びインタフユース回路と、該インタフェース回路
に夫々バスによって接続されたホストプロセッサ及びメ
モリ回路とを備えたデータフロー処理装置におけるメモ
リ回路であつＩて、前記データフロープロセッサから入
力したデータ識別番号に対応したアドレスのメモリの内
容を読み出して次段へのデータ識別番号として出力する
識別番号メモリと、前記データフロープロセッサから入
力したデータ識別番号に対応したアドレスのメモリの内
容を読み出して制御信号として出力する機能メモリと、
前記データフロープロセッサから入力したアドレス値に
対応したアドレスのメモリの内容を読み出して次段への
データ値として出力し、また前記データフロープロセッ
サから入力したデータ値を前記データフロープロセッサ
から入力したアドレス値に対応したアドレスのメモリに
書き込み、これを蓄積するデータメモリと、該データメ
モリから読み出したデータ値及び前記データフロープロ
セッサから入力したデータ値を比較し比較結果を比較信
号として出力する比較器と、該比較器の比較信号及び前
記機能メモリの制御信号を入力し、これらの両信号を論
理積した結果を書込み信号として出力する制御部と、該
制御部の書込み信号を入力して一時貯えておき、これを
前記データメモリに書込み信号として出力するレジスタ
とを備えている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例の構成を示す図である。
第１図において本発明の一実施例は、リンクバス２１と
、リングバス２１によってリング状に接続された複数の
データフロープロセッサ１４〜１７及びインタフェース
回路１２と、インタフェース回路１２に夫々バス２２及
び２３で接続されたメモリ回路１１及びホストプロセッ
サ１３とから構成されている。
、リングバス２１によってリング状に接続された複数の
データフロープロセッサ１４〜１７及びインタフェース
回路１２と、インタフェース回路１２に夫々バス２２及
び２３で接続されたメモリ回路１１及びホストプロセッ
サ１３とから構成されている。
第２図は本発明の一実施例を示すブロック図であり、前
記メモリ回路１１の内部構成を示す。
記メモリ回路１１の内部構成を示す。
識別番号メモリ３１は、データ値４１及びデータ識別番
号４２を入力し、制御信号４７が“′１“のときデータ
識別番号４２に対応したアドレスのメモリにデータ値４
１の内容を書き込み、制御信号４７が′０”′のときデ
ータ識別番号４２に対応したアドレスのメモリの内容を
読み出して、これを次段へのデータ識別番号４５として
出力するよう構成されている。
号４２を入力し、制御信号４７が“′１“のときデータ
識別番号４２に対応したアドレスのメモリにデータ値４
１の内容を書き込み、制御信号４７が′０”′のときデ
ータ識別番号４２に対応したアドレスのメモリの内容を
読み出して、これを次段へのデータ識別番号４５として
出力するよう構成されている。
機能メモリ３２は、データ値４１及びデータ識別番号４
２を入力し、制御信号４８が１″のときデータ識別番号
４２に対応したアドレスのメモリにデータ値４１の内容
を書き込み、制御信号４８が“０°゛のときデータ識別
番号４２に対応したアドレスのメモリの内容を読み出し
て、これを制御信号５１として出力するように構成され
ている。
２を入力し、制御信号４８が１″のときデータ識別番号
４２に対応したアドレスのメモリにデータ値４１の内容
を書き込み、制御信号４８が“０°゛のときデータ識別
番号４２に対応したアドレスのメモリの内容を読み出し
て、これを制御信号５１として出力するように構成され
ている。
データメモリ３３は、データ値４１及びアドレス値４３
を入力し、レジスタ３６の書込み信号５４が１′のとき
、アドレス値４３に対応したアドレスのメモリにデータ
値４１の内容を書き込み、レジスタ３６の書込み信号５
４が“０′′のとき、アドレス値３４に対応したアドレ
スのメモリの内容を読み出して、これを次段へのデータ
値４６として出力するよう構成されている。
を入力し、レジスタ３６の書込み信号５４が１′のとき
、アドレス値４３に対応したアドレスのメモリにデータ
値４１の内容を書き込み、レジスタ３６の書込み信号５
４が“０′′のとき、アドレス値３４に対応したアドレ
スのメモリの内容を読み出して、これを次段へのデータ
値４６として出力するよう構成されている。
比較器３４は、データ値４１及びデータメモリ３３の出
力のデータ値４６を入力し、これら両者の値を比較して
、この結果を比較信号５２として出力するように構成さ
れている。
力のデータ値４６を入力し、これら両者の値を比較して
、この結果を比較信号５２として出力するように構成さ
れている。
制御部３５は、機能メモリ３２の制御信号５１及び比較
器３４の比較信号５２を入力し、クロック信号４４の前
半（立ち上り→立ち下り）で、前記制御信号５１及び比
較信号５２が共に“１′”の場合に１°′を、これ以外
の場合は０゛°を書込み信号５３として出力するよう構
成されている。
器３４の比較信号５２を入力し、クロック信号４４の前
半（立ち上り→立ち下り）で、前記制御信号５１及び比
較信号５２が共に“１′”の場合に１°′を、これ以外
の場合は０゛°を書込み信号５３として出力するよう構
成されている。
レジスタ３６は、制御部３５の書込み信号５３を入力し
、これをクロック信号４４の立ち上りでサンプルフォー
ルドしておき、クロック信号４４の立ち下りでデータメ
モリ３３への書込み信号５４として出力するよう構成さ
れている。
、これをクロック信号４４の立ち上りでサンプルフォー
ルドしておき、クロック信号４４の立ち下りでデータメ
モリ３３への書込み信号５４として出力するよう構成さ
れている。
第１図においてデータフロープロセッサ１４〜１７は例
えば日本電気■製イメージ処理プロセッサμＰＤ７２８
１であり、リングバス２１によりリング状に接続した構
成をとっている。各データフロープロセッサ間のデータ
の授受は非同期ハンドシェーク信号により行なわれ、こ
のとき受は渡されるデータは、データ識別番号、データ
値及び制御情報から構成される。
えば日本電気■製イメージ処理プロセッサμＰＤ７２８
１であり、リングバス２１によりリング状に接続した構
成をとっている。各データフロープロセッサ間のデータ
の授受は非同期ハンドシェーク信号により行なわれ、こ
のとき受は渡されるデータは、データ識別番号、データ
値及び制御情報から構成される。
データ識別番号は、更にデータの行き先を示す行き先プ
ロｌセッサ番号と、行き先プロセッサ番号で示された行
き先のデータフロープロセッサでどのような処理がなさ
れるかを示す処理の種類とで構成される。
ロｌセッサ番号と、行き先プロセッサ番号で示された行
き先のデータフロープロセッサでどのような処理がなさ
れるかを示す処理の種類とで構成される。
各データフロープロセッサ１４〜１７は各々自身固有の
プロセッサ番号を予め設定されており、そのプロセッサ
番号とデータ識別番号の行き先プロセッサ番号とが一致
した場合に、そのデータをデータフロープロセッサ内部
にとりこみ、データ識別番号の処理の種類に応じた処理
を施こし、新らしく行き先プロセッサ番号をっけがえて
外部へ送り出す。
プロセッサ番号を予め設定されており、そのプロセッサ
番号とデータ識別番号の行き先プロセッサ番号とが一致
した場合に、そのデータをデータフロープロセッサ内部
にとりこみ、データ識別番号の処理の種類に応じた処理
を施こし、新らしく行き先プロセッサ番号をっけがえて
外部へ送り出す。
前記データフロープロセッサの一例は、特開昭５８−７
０３６０号公報に記載されている。
０３６０号公報に記載されている。
インタフェース回路１２は、メモリ回路１１゜ホストプ
ロセッサ１３及びデータフロープロセッサ１４〜１７と
の間でデータの授受を行うもので、データフロープロセ
ッサ１４〜１７からのデータ中の行き先プロセッサ番号
を参照し、このデータをメモリ回路１１．ホストプロセ
ッサ１３及びデータフロープロセッサ１４〜１７へ振り
分けるスイッチとして機能する。インタフェース回路１
２からメモリ回路１１へは、データ識別番号。
ロセッサ１３及びデータフロープロセッサ１４〜１７と
の間でデータの授受を行うもので、データフロープロセ
ッサ１４〜１７からのデータ中の行き先プロセッサ番号
を参照し、このデータをメモリ回路１１．ホストプロセ
ッサ１３及びデータフロープロセッサ１４〜１７へ振り
分けるスイッチとして機能する。インタフェース回路１
２からメモリ回路１１へは、データ識別番号。
データ値、アドレス値及び制御情報が出力され、逆にメ
モリ回路１１からインタフェース回路１２へは、データ
識別番号及びデータ値が出力される。
モリ回路１１からインタフェース回路１２へは、データ
識別番号及びデータ値が出力される。
ホストプロセッサ１３は、データフロープロセッサ１４
〜１７．メモリ回路１１及びインタフェース回路１２の
初期設定及び実行制御を行なう。
〜１７．メモリ回路１１及びインタフェース回路１２の
初期設定及び実行制御を行なう。
ホストプロセッサ１３としては一例として市販の汎用パ
ーソナルコンピュータ等が用いられる。
ーソナルコンピュータ等が用いられる。
ホストプロセッサ１３がメモリ回路１１等に初期設定を
行なった後、データフロープロセッサ１４〜１７に起動
をかけると処理が開始され、データフロープロセッサ１
４〜１７がホストプロセッサ１３に処理の終了通知を送
って、処理を終了させる。
行なった後、データフロープロセッサ１４〜１７に起動
をかけると処理が開始され、データフロープロセッサ１
４〜１７がホストプロセッサ１３に処理の終了通知を送
って、処理を終了させる。
第１図に示したデータフロー処理装置によって、複数の
３次元物体から成る３次元画像を２次元平面に投影した
２次元画像としてＣＲＴディスプレイなどに表示するた
め、データフロープロセッサ１４〜１７では各データフ
ロープロセッサ１４〜１７が並列に動作して、複数の３
次元物体の表面の各点の投影される２次元平面に対応す
る座標値（ＸＪ 、 ３／Ｊ 、 ＺＪ ）とそこにお
ける濃度値（ｄＪ ）が計算され、この結果がインタフ
ェース回路１３を経てバス２２を介してメモリ回路１１
に次々と入力される。
３次元物体から成る３次元画像を２次元平面に投影した
２次元画像としてＣＲＴディスプレイなどに表示するた
め、データフロープロセッサ１４〜１７では各データフ
ロープロセッサ１４〜１７が並列に動作して、複数の３
次元物体の表面の各点の投影される２次元平面に対応す
る座標値（ＸＪ 、 ３／Ｊ 、 ＺＪ ）とそこにお
ける濃度値（ｄＪ ）が計算され、この結果がインタフ
ェース回路１３を経てバス２２を介してメモリ回路１１
に次々と入力される。
メモリ回路１１では、識別番号メモリ３１及び機能メモ
リ３２の内容が予めホストプロセッサ１３から初期設定
され、同時に３次元物体の表面の奥行き方向の座標値（
Ｚｓｔ ）及びその濃度値（ｄｋ ）を蓄積するデータ
メモリ３３は、ｚｋ＝最大値、ｄｋ＝０に初期設定され
る。
リ３２の内容が予めホストプロセッサ１３から初期設定
され、同時に３次元物体の表面の奥行き方向の座標値（
Ｚｓｔ ）及びその濃度値（ｄｋ ）を蓄積するデータ
メモリ３３は、ｚｋ＝最大値、ｄｋ＝０に初期設定され
る。
データメモリ３３には、データフロープロセッサから入
力した前記座標値（ＸＪ ｔ ３’Ｊ 、 ＺＪ ）及
び濃度値（ｄＪ ）が、アドレス値４３ （ＸＪ 。
力した前記座標値（ＸＪ ｔ ３’Ｊ 、 ＺＪ ）及
び濃度値（ｄＪ ）が、アドレス値４３ （ＸＪ 。
ｙＪ ）及びデータ値４１ （ＺＪ 、ｄｊ）として入
力される。データ＠４１ （ＺＪ 、 ｄｊ）は更に比
較器３４の入力にも与えられる。
力される。データ＠４１ （ＺＪ 、 ｄｊ）は更に比
較器３４の入力にも与えられる。
データメモリ３３は、先ずクロック信号４４の前半（立
ち上り→立ち下り）でレジスタ３６の書込み信号５４が
パ０“′であるのでアドレス値（ＸＪ 、 ３／Ｊ ）
に対応したアドレスのメモリの内容＜Ｚ＋ｔ 、ｄｈ
）を読み出しこれを次段へのデータ値４６として出力す
るとともに比較器３４に入力する。
ち上り→立ち下り）でレジスタ３６の書込み信号５４が
パ０“′であるのでアドレス値（ＸＪ 、 ３／Ｊ ）
に対応したアドレスのメモリの内容＜Ｚ＋ｔ 、ｄｈ
）を読み出しこれを次段へのデータ値４６として出力す
るとともに比較器３４に入力する。
比較器３４では、奥行き方向の座標値について、データ
メモリ３３から読出された従来の座標値（ｚｋ）と新し
く入力された座標値（２，）とを比較し、ｚ、＜ｚｋな
らば“′１′°を、ＺＪ＞Ｚｋならば°０′′を比較信
号５２として出力する。
メモリ３３から読出された従来の座標値（ｚｋ）と新し
く入力された座標値（２，）とを比較し、ｚ、＜ｚｋな
らば“′１′°を、ＺＪ＞Ｚｋならば°０′′を比較信
号５２として出力する。
この比較信号５２は、制御部３５に入力され制御部３５
で機能メモリ３２の制御信号５１と論理積され、この結
果が書込み信号５３としてレジスタ３６に入力される。
で機能メモリ３２の制御信号５１と論理積され、この結
果が書込み信号５３としてレジスタ３６に入力される。
レジスタ３６は、クロック信号４４の立ち上りで、入力
された書込み信号５３をサンプルフォールドし、クロッ
ク信号４４の立ち下りで、書込み信号５４としてデータ
メモリ３３に入力する。
された書込み信号５３をサンプルフォールドし、クロッ
ク信号４４の立ち下りで、書込み信号５４としてデータ
メモリ３３に入力する。
データメモリ３３は、クロック信号４４の後半（立ち上
り→立ち下り〉で、この入力された書込み信号５４の値
によりその動作が制御され、書込み信号５４が“１°゛
のときには書込み動作が行われデータメモリ３３のアド
レス値（ＸＪ 、 ３／Ｊ ）に対応するアドレスのメ
モリの内容が（２，。
り→立ち下り〉で、この入力された書込み信号５４の値
によりその動作が制御され、書込み信号５４が“１°゛
のときには書込み動作が行われデータメモリ３３のアド
レス値（ＸＪ 、 ３／Ｊ ）に対応するアドレスのメ
モリの内容が（２，。
ｄｊ）に更新される。一方書込み信号５４が０”′のと
きには書込み動作が行われないのでデータメモリ３３の
アドレス値（ＸＪ 、 ３／Ｊ ）に対応するアドレス
のメモリの内容（Ｚｋ、ｄｋ）がそのまま保存される。
きには書込み動作が行われないのでデータメモリ３３の
アドレス値（ＸＪ 、 ３／Ｊ ）に対応するアドレス
のメモリの内容（Ｚｋ、ｄｋ）がそのまま保存される。
このようにして、前記データフロープロセッサからの３
次元画像の表面の点の座標値及び濃度値が総ての点につ
いて入力され処理された状態では、データメモリの内容
（ｚ、ｄ）として、投影される２次元平面からの奥行き
方向の座標値が最小になる表面の点の集合が容易に得ら
れ、これは表示メモリのデータ値としてそのままＣＲＴ
ディスプレイ等に表示することができる。
次元画像の表面の点の座標値及び濃度値が総ての点につ
いて入力され処理された状態では、データメモリの内容
（ｚ、ｄ）として、投影される２次元平面からの奥行き
方向の座標値が最小になる表面の点の集合が容易に得ら
れ、これは表示メモリのデータ値としてそのままＣＲＴ
ディスプレイ等に表示することができる。
以上説明したように、本発明は、メモリ回路にデータメ
モリと比較器とを備え、データメモリに蓄積されている
奥行き方向の座標値を、データフロープロセッサから新
たに入力された奥行き方向の座標値と比較器によって比
較し、この比較結果によってデータメモリの内容を更新
するか否かを制御することにより、データメモリに蓄積
されている奥行き方向の座標値を最小に保持することに
よ°す、複数の３次元物体からなる３次元画像を２次元
画像としてＣＲＴディスプレイ等に表示する場合の表示
メモリのデータ値を容易に得ることができる。
モリと比較器とを備え、データメモリに蓄積されている
奥行き方向の座標値を、データフロープロセッサから新
たに入力された奥行き方向の座標値と比較器によって比
較し、この比較結果によってデータメモリの内容を更新
するか否かを制御することにより、データメモリに蓄積
されている奥行き方向の座標値を最小に保持することに
よ°す、複数の３次元物体からなる３次元画像を２次元
画像としてＣＲＴディスプレイ等に表示する場合の表示
メモリのデータ値を容易に得ることができる。
各データフロープロセッサは３次元物体の表面の各点の
投影される２次元平面に対応する座標値とその濃度値を
、他のデータフロープロセッサの動作を独立して並列に
計算することができ、また他のデータフロープロセッサ
の動作を監視して待ち合せる必要がなく、データフロー
プロセッサによる並列処理の利点を生かして処理の高速
化を実現できるという効果がある。
投影される２次元平面に対応する座標値とその濃度値を
、他のデータフロープロセッサの動作を独立して並列に
計算することができ、また他のデータフロープロセッサ
の動作を監視して待ち合せる必要がなく、データフロー
プロセッサによる並列処理の利点を生かして処理の高速
化を実現できるという効果がある。
第１図は本発明の一実施例の構成を示す図、第２図は本
発明の・一実施例を示すブロック図である。 １１・・・・・・メモリ回路、１２・・・・・・インタ
フェース回路、１３・・・・・・ホストプロセッサ、１
４〜１７・・・・・・データフロープロセッサ、２１・
・・・・・リングバス、２２．２３・・・・・・バス、
３１・・・・・・識別番号メモリ、３２・・・・・・機
能メモリ、３３・・・・・・データメモリ、 ３４・・
・・・・比較器、３５・・・・・・制御部、３６・・・
・・・レジスタ、４１・・・・・・データ値、４２・・
・・・・データ識別番号、４３・・・・・・アドレス値
、４４・・・・・・クロック信号、４５・・・・・・デ
ータ識別番号、４６・旧・・データ値、４７．４８・・
・・・・制御信号、５１・・・・・・制御信号、５２・
・・・・・比較信号、５３．５４・・・・・・書込み信
号。 第 ２ 図
発明の・一実施例を示すブロック図である。 １１・・・・・・メモリ回路、１２・・・・・・インタ
フェース回路、１３・・・・・・ホストプロセッサ、１
４〜１７・・・・・・データフロープロセッサ、２１・
・・・・・リングバス、２２．２３・・・・・・バス、
３１・・・・・・識別番号メモリ、３２・・・・・・機
能メモリ、３３・・・・・・データメモリ、 ３４・・
・・・・比較器、３５・・・・・・制御部、３６・・・
・・・レジスタ、４１・・・・・・データ値、４２・・
・・・・データ識別番号、４３・・・・・・アドレス値
、４４・・・・・・クロック信号、４５・・・・・・デ
ータ識別番号、４６・旧・・データ値、４７．４８・・
・・・・制御信号、５１・・・・・・制御信号、５２・
・・・・・比較信号、５３．５４・・・・・・書込み信
号。 第 ２ 図
Claims (1)
- リングバスと、該リングバスによってリング状に接続
された複数のデータフロープロセッサ及びインタフェー
ス回路と、該インタフェース回路に夫々バスによって接
続されたホストプロセッサ及びメモリ回路とを備えたデ
ータフロー処理装置におけるメモリ回路であって、前記
データフロープロセッサから入力したデータ識別番号に
対応したアドレスのメモリの内容を読み出して次段への
データ識別番号として出力する識別番号メモリと、前記
データフロープロセッサから入力したデータ識別番号に
対応したアドレスのメモリの内容を読み出して制御信号
として出力する機能メモリと、前記データフロープロセ
ッサから入力したアドレス値に対応したアドレスのメモ
リの内容を読み出して次段へのデータ値として出力し、
また前記データフロープロセッサから入力したデータ値
を前記データフロープロセッサから入力したアドレス値
に対応したアドレスのメモリに書き込み、これを蓄積す
るデータメモリと、該データメモリから読み出したデー
タ値及び前記データフロープロセッサから入力したデー
タ値を比較し比較結果を比較信号として出力する比較器
と、該比較器の比較信号及び前記機能メモリの制御信号
を入力し、これらの両信号を論理積した結果を書込み信
号として出力する制御部と、該制御部の書込み信号を入
力して一時貯えておき、これを前記データメモリに書込
み信号として出力するレジスタとを含んで成り、前記レ
ジスタの出力の書込み信号によつて、前記データメモリ
の前記データフロープロセッサから入力したアドレス値
に対応したアドレスに、前記データフロープロセッサか
ら入力したデータ値を書き込むか書き込まないかを制御
するようにしたことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61063310A JPS62219042A (ja) | 1986-03-19 | 1986-03-19 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61063310A JPS62219042A (ja) | 1986-03-19 | 1986-03-19 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219042A true JPS62219042A (ja) | 1987-09-26 |
Family
ID=13225583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61063310A Pending JPS62219042A (ja) | 1986-03-19 | 1986-03-19 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219042A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870360A (ja) * | 1981-10-22 | 1983-04-26 | Nec Corp | デ−タフロ−処新装置 |
-
1986
- 1986-03-19 JP JP61063310A patent/JPS62219042A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870360A (ja) * | 1981-10-22 | 1983-04-26 | Nec Corp | デ−タフロ−処新装置 |
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