JPS6393037A - コンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １左立更 この発明は、オフィスコンピュータや、パーソナルコン
ピュータ、ＤＰＳ　（データ・プロセッシング・システ
ム）、大型電子計算機等の各種データ処理システムで使
用するのに好適なコンピュータに係り、特に、内部に複
数個のレジスタを備え、リード／ライト（読込み／書込
み）のためには、一旦レジスタの番号をライトしてから
、所望のレジスタの内容をリード／ライトする構成のイ
ンターフェースを有するＬＳＩ等が接続されている場合
に、一対の命令を与えるだけで実行できるようにして、
ＬＳＩ等に対するリード／ライトのためのプログラムス
テップ数と実行時間とを短縮することにより、処理能率
を向上させたコンピュータの改良に関する。

換言すれば、上記のように、書込みまたは読込みするた
めのレジスタ番号をまず書込み、その後に目的のデータ
を書込みまたは読出すような構成のインターフェースを
有するＬＳＩ等が接続されている場合、すなわち、ある
１つの入出力アドレスにデータを書込んだ後、再び別の
データを書込んだり、ある１つの入出力アドレスにデー
タを書込んだ後、そのデータを読出す、というように。

ある１つの入出力アドレスに連続して処理を行う場合に
は、従来、２回のリード／ライト命令を与える必要があ
ったが、リードまたはライトの一対の命令を、１回与え
るだけで、所望のＬＳＩのデータの読出し・書込みが行
えるようにしたコンピュータに関する。

丈米艮夏 オフィスコンピュータやＤＰＳ等のデータ処理装置では
、内部に複数個のレジスタを備え、り一ド／ライトのた
めに、一旦、レジスタ番号をライトしてから、所望のレ
ジスタの内容をリード／ライトする構成のインターフェ
ースを有するＬＳＩが接続されている。

このようなＬＳＩとしては、例えば、ＣＲＴコントロー
ラや、通信コントローラ等をそれぞれ構成するＬＳＩが
知られている。

そして、このような構成のインターフェースを有するＬ
ＳＩが接続されたデータ処理システムでは、しばしば、
ある１つの入出力アドレスについて、連続して別個のデ
ータを書込んだり、データを書込んだ後、そのデータを
読出したりする必要が生じるゆ例えば、ＣＲＴコントロ
ーラ内の表示用メモリに対して、リード／ライトする場
合等である。

この場合に、従来のコンピュータでは、リード／ライト
対象のＬＳＩのアドレスについて、まず、ライト命令を
与え、一旦その内部のレジスタにレジスタ番号をライト
し、その後に、リード／ライトの命令を与えて、所望の
レジスタの内容をり−ド／ライトしなければならない。

第４図は、従来のコンピュータについて、その要部構成
の一例を示す機能ブロック図である。図面において、１
はコンピュータ・ユニット、２はアドレスデコーダ、３
はＬＳＩで、３ａ、３ｂ。

・・・・・・、３ｎは、それぞれＡレジスタ、Ｂレジス
タ。

・・・・・・、Ｎレジスタ、４はデータメモリを示す。

この第４図の回路では、ＬＳＩ３が１代表的に１個だけ
示されているが、すでに述べたように、実際上は、例え
ば、ＣＲＴコントローラや通信コントローラ等として、
複数個のＬＳＩ３が、必要に応じて接続される。同様に
、データメモリ４も、必要な数だけ接続されている。

このように、内部に複数のレジスタ（Ａレジスタ３ａ、
Ｂレジスタ３ｂ、・・・・・・、Ｎレジスタ３ｎ）を具
備し、まず、その内の１個のレジスタ番号をライトして
から、内部のレジスタの内容をリード／ライトするよう
に構成されたインターフェースを有するＬＳＩ３と接続
したい場合には、最初に、レジスタ番号を書込むための
ライト命令を実行させ、その後に、レジスタの内容をリ
ード／ライトするための命令を実行させることになる。

第５図（１）と（２）は、第４図に示した従来のコンピ
ュータにおいて、ある１つの入出力アドレスに連続して
データのライト／リードを行う場合の処理の流れを示す
フローチャートで、（１）はライト時、（２）はリード
時のフローを示す。

まず、ＬＳＩ３のレジスタに、データを書込む場合につ
いて説明する。

第４図の従来のコンピュータでは、ＬＳＩ３のあるアド
レスに、データを書込みたいときには、この第５図（１
）のフローに示すように、ライトしたいＬＳＩ３のレジ
スタ番号を１例えばＡレジスタ３ａにセットする。

次に、ライト命令を出力して、ＬＳＩ３のアドレスに、
Ａレジスタ３ａの内容をライトする。

その後、Ａレジスタ３ａに、ライトしたいレジスタのデ
ータをセットする。

最後に、２回目のライト命令を出力して、ＬＳＩ３のア
ドレスに、Ａレジスタ３ａの内容をライトする。

このように、従来のコンピュータの場合、ＬＳＩ３のあ
るアドレスに、１回、データをライトするためには、２
回のライト命令が必要であり、処理時間とプログラムス
テップ数とが多くなってしまう。

この点は、ＬＳＩ３のあるアドレスから、１回、データ
を読出す場合も同様で、１回のライト命令と１回のリー
ド命令、の計２回の命令が必要である。

すなわち、ＬＳＩ３のあるアドレスから、その内容をリ
ードしたいときには、第５図（２）のフローに示すよう
に、最初に、例えばＡレジスタ３ａに、ライトしたいＬ
ＳＩ３のレジスタ番号をセットする。

次に、１回目の命令であるライト命令を出力して、ＬＳ
Ｉ３のアドレスに、Ａレジスタ３ａの内容をライトする
。

その後、２回目の命令であるリード命令を出力して、Ｌ
ＳＩ３のアドレスから、リードしたいＬＳＩ３のレジス
タの内容を、Ａレジスタ３ａに読込むことになる。

このように、ＬＳＩ３のあるアドレスから、１回、デー
タをリードするためにも、２回の命令が必要であり、処
理時間とプログラムステップ数とが多くなる、という不
都合がある。

目　　　　　的 そこで、この発明のコンピュータでは、従来のコンピュ
ータにおけるこのような不都合、すなわち、内部に複数
個のレジスタを備え、一旦レジスタの番号をライトして
から、所望のレジスタの内容をリード／ライトする構成
のインターフェースを有するＬＳＩ等が接続されている
データ処理システムで、１回のり−ド／ライトのために
、２回の命令が必要となり、処理時間とプログラムステ
ップ数とが多くなる、という不都合を解決し、１回だけ
、一対の命令を与えるのみで、所望のアドレスからのり
−ド／ライトを可能にすることにより、処理速度を向上
させることを目的とする。

癒−一部 そのために、この発明では、プログラムカウンタ、演算
部、命令デコーダ、タイミング制御部等から構成される
コンピュータと、内部に複数個のレジスタを備え、リー
ド／ライトのために、一旦レジスタの番号をライトして
から、所望のレジスタの内容をリード／ライトする構成
のインターフェースを有するＬＳＩ等とが接続されたデ
ータ処理システムにおいて、前記コンピュータ側に第１
と第２のレジスタを設けるとともに、ライト時には、前
記第１のレジスタの内容を出力した後、続けて前記第２
のレジスタの内容を出力する一対の命令を、また、リー
ド時には、前記第１のレジスタの内容を書込んだ後、続
けて前記第２のレジスタに読込んでくる一対の命令、を
発生する機能を有する命令発生手段を設けている。

次に、この発明のコンピュータについて、図面を参照し
ながら、その実施例を詳細に説明する。

第１図は、この発明のコンピュータについて、その使用
の一例を示す機能ブロック図である０図面において、１
は第４図と同様のコンピュータ・ユニットで、１１はそ
のプログラムカウンタ、１２は演算部、１２Ａと１２Ｂ
は第１と第２の演算レジスタ、１３は命令デコーダ、１
４はタイミング制御部、５はアドレスバッファ、６はデ
ータバッファ、７はストローブバッファを示す。

この第１図の回路では、コンピュータ部を詳細に展開し
て示しており、その出力側は一部省略しているが、先の
第４図と同様に、内部に複数個のレジスタを備え、リー
ド／ライトのために、一旦レジスタの番号をライトして
から、所望のレジスタの内容をリード／ライトする構成
のインターフェースを有する、複数個のＬＳＩや、デー
タメモリ等が接続されているとする。なお、リード／ラ
イト命令は、命令デコーダ１３へ与えられる。

第２図（１）と（２）は、この発明のコンピュータにお
いて、ある１つの入出力アドレスに連続してデータのリ
ード／ライトを行う場合の処理の流れを示すフローチャ
ートで、（１）はライト時、（２）はリード時のフロー
である。

次の第３図（１）と（２）は、同じくこの発明のコンピ
ュータによって、ある１つの入出力アドレスに連続して
データのり−ド／ライトを行う場合の動作を説明するた
めのタイムチャートで、（１）はライト時、（２）はリ
ード時のタイムチャートを示す。

まず、ライト時の動作について説明する。

ライト時のフローは、第２図（１）に示されている。

すなわち、ＬＳＩのあるアドレスに、データを書込みた
いときには、第２図（１）のフローに示すように、第１
図の第１の演算レジスタ１２Ａ、例えばＡレジスタに、
ライトしたいＬＳＩのレジスタ番号をセットする。この
点は、従来例と同様である。

次に、第２の演算レジスタ１２Ｂ、例えばＢレジスタに
、ＬＳＩのライトしたいレジスタのデータをセットする
。

その後、一対のライト命令を与えて、ＬＳＩのアドレス
に、ＡレジスタとＢレジスタの内容をライトする。

この場合の動作は、第３図（１）に示すとおりで。

コンピュータの内部に設けられた第１と第２の演算レジ
スタ１２Ａ、１２Ｂ（Ａレジスタ、Ｂレジスタ）に、デ
ータＡとデータＢが、それぞれセットされる。

そして、ライト対象となるアドレスに対して、一対のラ
イト命令を実行すると、書込み対象のアドレスを指示す
るアドレス信号は、その命令が終了するまでアドレスバ
ッファ５に保持される。

また、データバッファ６には、データＡとデータＢとが
順次セットされる。

その結果、データ信号は、ライトストローブに同期して
、データＡとデータＢが順次出力されることになる。な
お、ストローブバッファ７には、ライトストローブがセ
ットされる。

このように、この発明のコンピュータによれば、一対の
ライト命令を与えるだけで、システムに接続されたＬＳ
Ｉ、すなわち、内部に複数個のレジスタを備え、リード
／ライトのために、一旦レジスタの番号をライトしてか
ら、所望のレジスタの内容をリード／ライトする構成の
インターフェースを有するＬＳＩ等との間で、ある１つ
の入出力アドレスに連続してデータをライトすることが
可能になる。

次に、リード時の動作について説明する。

リード時のフローは、第２図（２）に示されている。

ＬＳＩのあるアドレスから、データを読込みたいときに
は、第２図（２）のフローに示すように、第１図の第１
の演算レジスタ１２Ａ、例えばＡレジスタに、ライトし
たいＬＳＩのレジスタ番号をセットする。この点は、従
来例と同様である。

次に、一対のリード命令を与えて、まず、ＬＳＩのアド
レスに、Ａレジスタの内容をライトし、ＬＳＩのリード
したいレジスタの内容を、第２の演算レジスタ１２Ｂ、
例えばＢレジスタに読込む。

この場合の動作は、第３図（２）に示すとおりで、コン
ピュータの内部に設けられた第１の演算レジスタ１２Ａ
（Ａレジスタ）にデータＡをセットし、読込み対象とな
るアドレスに対して、この一対のリード命令を与える。

この一対のリード命令を実行すると、読込み対象のアド
レスを指示するアドレス信号は、その命令が終了するま
で、アドレスバッファ５に保持される。また、データバ
ッファ６には、データＡがセットされる。

その結果、データ信号は、ライトストローブに同期して
、データＡが出力され、その後、リードストローブによ
って、データ信号上のデータが、第２の演算レジスタ１
２Ｂ（Ｂレジスタ）に読込まれる。

このように、この発明のコンピュータによれば。

システムに接続されたＬＳＩ、すなわち、内部に複数個
のレジスタを備え、リード／ライトのために、一旦レジ
スタの番号をライトしてから、所望のレジスタの内容を
リード／ライトする構成のインターフェースを有するＬ
ＳＩ等との間で、一対のリード命令を与えるだけで、あ
る１つの入出力アドレスに連続してデータをライト／リ
ードすることが可能になる。

したがって、実行時間の短縮と、プログラムステップ数
の減少、とが達成される。

以上に詳細に説明したとおり、この発明では、プログラ
ムカウンタ、演算部、命令デコーダ、タイミング制御部
等から構成されるコンピュータと、内部に複数個のレジ
スタを備え、リード／ライトのために、一旦レジスタの
番号をライトしてから、所望のレジスタの内容をリード
／ライトする構成のインターフェースを有するＬＳＩ等
とが接続されたデータ処理システムにおいて、前記コン
ピュータ側に第１と第２のレジスタを設けるとともに、
ライト時には、前記第１のレジスタの内容を出力した後
、続けて前記第２のレジスタの内容を出力する一対の命
令を、また、リード時には、前記第１のレジスタの内容
を書込んだ後、続けて前記第２のレジスタに読込んでく
る一対の命令、を発生する機能を有する命令発生手段を
設けている。

効　　　果 したがって、この発明のコンピュータによれば。

内部に複数個のレジスタを備え、リード／ライトのため
に、一旦レジスタの番号をライトしてから、所望のレジ
スタの内容をリード／ライトする構成のインターフェー
スを有するＬＳＩ、例えばＣＲＴコントローラや、通信
コントローラ等を構成する複数個のＬＳＩ等が接続され
ているデータ処理システムで、一対の命令を与えるだけ
で、所望のデータのり−ド／ライトを実行することが可
能になる。

その結果、データのり−ド／ライトの実行時間の短縮と
、プログラムステップ数の減少、とが達成され、システ
ムの処理能率が著しく向上される、という優れた効果が
奏せられる。

【図面の簡単な説明】

第１図は、この発明のコンピュータについて、その使用
の一例を示す機能ブロック図、第２図（１）と（２）は
、この発明のコンピュータにおいて、ある１つの入出力
アドレスに連続してデータのリード／ライトを行う場合
の処理の流れを示すフローチャートで、（１）はライト
時、（２）はリード時のフロー、 第３図（１）と（２）は、同じくこの発明のコンピュー
タによって、ある１つの入出力アドレスに連続してデー
タのリード／ライトを行う場合の動作を説明するための
タイムチャートで、（１）はライト時、（２）はリード
時のタイムチャート、第４図は、従来のコンピュータに
ついて、その要部構成の一例を示す機能ブロック図、第
５図（１）と（２）は、第４図に示した従来のコンピュ
ータにおいて、ある１つの入出力アドレスに連続してデ
ータのライト／リードを行う場合の処理の流れを示すフ
ローチャートで、（１）はライト時、（２）はリード時
のフロー。 図面において、１は第４図と同様のコンピュータ・ユニ
ットで、１１はそのプログラムカウンタ、１２は演算部
、１２Ａと１２Ｂは第１と第２の演算レジスタ、１３は
命令デコーダ、１４はタイミング制御部、５はアドレス
バッファ、６はデータバッファ、７はストローブバッフ
ァ。 仲　　１　　図 ライ共ストロ−７“ ライＬ大ドロー７” 身　５　図

Claims (1)

【特許請求の範囲】
1. プログラムカウンタ、演算部、命令デコーダ、タイミン
   グ制御部等から構成されるコンピュータと、内部に複数
   個のレジスタを備え、リード／ライトのために、一旦レ
   ジスタの番号をライトしてから、所望のレジスタの内容
   をリード／ライトする構成のインターフェースを有する
   ＬＳＩ等とが接続されたデータ処理システムにおいて、
   前記コンピュータ側に設けられた第１と第２のレジスタ
   、およびライト時には、前記第１のレジスタの内容を出
   力した後、続けて前記第２のレジスタの内容を出力する
   一対の命令を、リード時には、前記第１のレジスタの内
   容を書込んだ後、続けて前記第２のレジスタに読込んで
   くる一対の命令、を発生する機能を有する命令発生手段
   とを備えたことを特徴とするコンピュータ。