JPH04287217A - ディスクコントローラ - Google Patents
ディスクコントローラInfo
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- JPH04287217A JPH04287217A JP3340078A JP34007891A JPH04287217A JP H04287217 A JPH04287217 A JP H04287217A JP 3340078 A JP3340078 A JP 3340078A JP 34007891 A JP34007891 A JP 34007891A JP H04287217 A JPH04287217 A JP H04287217A
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Links
- 230000015654 memory Effects 0.000 claims abstract description 30
- 230000002457 bidirectional effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 101100334739 Mus musculus Fgfr3 gene Proteins 0.000 description 1
- 101150076716 SAM3 gene Proteins 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0656—Data buffering arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はディスクメモリ制御装置
に関し、より詳細にはホストプロセッサとディスクメモ
リとの間のより効率的なデータ転送を可能とするディス
クコントローラに関する。
に関し、より詳細にはホストプロセッサとディスクメモ
リとの間のより効率的なデータ転送を可能とするディス
クコントローラに関する。
【０００２】
【従来技術とその問題点】従来のディスクメモリ・コン
トローラには単一ポートのシリアルのランダムアクセス
メモリ（ＳＲＡＭ）として、または単一ポートのダイナ
ミックのランダムアクセスメモリ（ＤＲＡＭ）として実
施されているバッファメモリが採用される。このバッフ
ァメモリはバスを介して入力インターフェースモジュー
ルと出力インターフェースモジュールの両方に接続され
る。このようなディスクコントローラをブロック図のレ
ベルで図１に示す。バッファメモリ１０はＳＲＡＭある
いはＤＲＡＭのどちらにも構成することができる。ＳＲ
ＡＭバッファメモリかＤＲＡＭバッファメモリかの選択
はもっぱら必要なバッファの帯域幅、求められるアプリ
ケーションおよび費用に応じて定まる。
トローラには単一ポートのシリアルのランダムアクセス
メモリ（ＳＲＡＭ）として、または単一ポートのダイナ
ミックのランダムアクセスメモリ（ＤＲＡＭ）として実
施されているバッファメモリが採用される。このバッフ
ァメモリはバスを介して入力インターフェースモジュー
ルと出力インターフェースモジュールの両方に接続され
る。このようなディスクコントローラをブロック図のレ
ベルで図１に示す。バッファメモリ１０はＳＲＡＭある
いはＤＲＡＭのどちらにも構成することができる。ＳＲ
ＡＭバッファメモリかＤＲＡＭバッファメモリかの選択
はもっぱら必要なバッファの帯域幅、求められるアプリ
ケーションおよび費用に応じて定まる。
【０００３】ディスクコントローラの動作は専用のバッ
ファプロセッサ１２によって管理される。プロセッサデ
ータバス１４は、バッファプロセッサ１２とホストイン
ターフェースモジュール１６、バッファコントローラ１
８、スイッチ２０、およびディスク機構インターフェー
ス２２との間のデータアクセスを提供する。バッファデ
ータバス２４はホストインターフェースモジュール１６
とバッファ１０との間、およびバッファ１０とディスク
機構インターフェースモジュール２２との間のデータ通
信を可能とする。またスイッチ２０がバッファデータバ
ス２４に接続されており、バス１４と２４との間の相互
接続を可能とする。一方で、バッファコントローラ１８
はライン２６を介してバッファ１０に制御信号とアドレ
ス信号を提供する。
ファプロセッサ１２によって管理される。プロセッサデ
ータバス１４は、バッファプロセッサ１２とホストイン
ターフェースモジュール１６、バッファコントローラ１
８、スイッチ２０、およびディスク機構インターフェー
ス２２との間のデータアクセスを提供する。バッファデ
ータバス２４はホストインターフェースモジュール１６
とバッファ１０との間、およびバッファ１０とディスク
機構インターフェースモジュール２２との間のデータ通
信を可能とする。またスイッチ２０がバッファデータバ
ス２４に接続されており、バス１４と２４との間の相互
接続を可能とする。一方で、バッファコントローラ１８
はライン２６を介してバッファ１０に制御信号とアドレ
ス信号を提供する。
【０００４】バッファコントローラ１８の主たる機能は
外部ソースからバッファ１０へのアクセスを調整するこ
とである。ホストインターフェースモジュール１６はホ
ストプロセッサとバッファ１０との間のデータ転送にバ
ッファ機能を提供し、一方、ディスク機構インターフェ
ース２２はバッファ１０とディスクドライブの間に同様
な機能を提供する。バッファ１０、ホストインターフェ
ース１６およびディスク機構インターフェース２２の間
のすべてのデータ転送はバッファデータバス２４上で発
生する。したがって、バッファ１０とディスク機構イン
ターフェースとの間でテータ転送が行われているときは
、ホストインターフェース１６とバッファ１０の間の（
およびその逆）ではデータ転送は起こりえない。その結
果、バッファデータバス２４はこのシステムにおける障
害をなしており、ホストプロセッサとディスクドライブ
との間で起こりうるデータ転送を大幅に制約するものと
なっている。
外部ソースからバッファ１０へのアクセスを調整するこ
とである。ホストインターフェースモジュール１６はホ
ストプロセッサとバッファ１０との間のデータ転送にバ
ッファ機能を提供し、一方、ディスク機構インターフェ
ース２２はバッファ１０とディスクドライブの間に同様
な機能を提供する。バッファ１０、ホストインターフェ
ース１６およびディスク機構インターフェース２２の間
のすべてのデータ転送はバッファデータバス２４上で発
生する。したがって、バッファ１０とディスク機構イン
ターフェースとの間でテータ転送が行われているときは
、ホストインターフェース１６とバッファ１０の間の（
およびその逆）ではデータ転送は起こりえない。その結
果、バッファデータバス２４はこのシステムにおける障
害をなしており、ホストプロセッサとディスクドライブ
との間で起こりうるデータ転送を大幅に制約するものと
なっている。
【０００５】近年、ビデオアプリケーション用に新しい
タイプのＤＲＡＭが市場で入手可能となっている。この
ようなＤＲＡＭは、複数ポートビデオＲＡＭ（ＶＡＲＭ
）と呼ばれており、ＤＲＡＭ部分（すなわち、２６２，
１４４ワード×４ビット）と逐次アクセスメモリ（ＳＡ
Ｍ）部分（すなわち、５１２ワード×４ビット）を含む
。このようなメモリはＤＲＡＭとＳＡＭへの同時アクセ
スを可能とする二つのポートを有する。これらはさらに
ＳＡＭの内部の逐次データレジスタとＤＲＡＭとの間で
内部的に双方向のデータ転送を行う能力を有する。メモ
リーアクセスは、ＤＲＡＭとＳＡＭとの間で内部的にデ
ータ転送が起こっているときを除き、ＤＲＡＭへまたＤ
ＲＡＭから、およびＳＡＭへまたＳＡＭから同時に行う
ことができる。場合によってはＳＡＭデータ転送は内部
データ転送が行われている間にも継続することができる
。ただしこの時はＳＡＭの内部データ転送に関与してい
ない部分のみからのＳＡＭデータ転送が可能である。こ
のようなＶＲＡＭの一つとしてテキサス州ヒューストン
のＴｅｘａｓ ＩｎｓｔｒｕｍｅｎｔｓＣｏｒｐｏｒ
ａｔｉｏｎの２６２，１４４×４ビットの複数ポートビ
デオＲＡＭであるＴＭＳ ４４Ｃ２５１がある。 同様に機能するＶＲＡＭが株式会社東芝から販売されて
おり、ＴＣ５２４２５６Ｐ／Ｚ／Ｊ−１０と呼ばれてい
る。
タイプのＤＲＡＭが市場で入手可能となっている。この
ようなＤＲＡＭは、複数ポートビデオＲＡＭ（ＶＡＲＭ
）と呼ばれており、ＤＲＡＭ部分（すなわち、２６２，
１４４ワード×４ビット）と逐次アクセスメモリ（ＳＡ
Ｍ）部分（すなわち、５１２ワード×４ビット）を含む
。このようなメモリはＤＲＡＭとＳＡＭへの同時アクセ
スを可能とする二つのポートを有する。これらはさらに
ＳＡＭの内部の逐次データレジスタとＤＲＡＭとの間で
内部的に双方向のデータ転送を行う能力を有する。メモ
リーアクセスは、ＤＲＡＭとＳＡＭとの間で内部的にデ
ータ転送が起こっているときを除き、ＤＲＡＭへまたＤ
ＲＡＭから、およびＳＡＭへまたＳＡＭから同時に行う
ことができる。場合によってはＳＡＭデータ転送は内部
データ転送が行われている間にも継続することができる
。ただしこの時はＳＡＭの内部データ転送に関与してい
ない部分のみからのＳＡＭデータ転送が可能である。こ
のようなＶＲＡＭの一つとしてテキサス州ヒューストン
のＴｅｘａｓ ＩｎｓｔｒｕｍｅｎｔｓＣｏｒｐｏｒ
ａｔｉｏｎの２６２，１４４×４ビットの複数ポートビ
デオＲＡＭであるＴＭＳ ４４Ｃ２５１がある。 同様に機能するＶＲＡＭが株式会社東芝から販売されて
おり、ＴＣ５２４２５６Ｐ／Ｚ／Ｊ−１０と呼ばれてい
る。
【０００６】図２はＴｅｘａｓ Ｉｎｓｔｒｕｍｅｎ
ｔｓのＶＲＡＭのブロック図である。入出力バッファ部
２７はＤＲＡＭ２８への、またＤＲＡＭ２８からの単独
アクセスを提供する。入出力バッファ部２９はＳＡＭ３
０への、またＳＡＭ３０からの単独アクセスを提供する
。 ＤＲＡＭ２８とＳＡＭ３０の間のデータ転送はデータ転
送ゲート３１を介して発生する。データ転送を行うため
のアドレス信号と制御信号が、それぞれ入力３２と３３
を介して加えられる。図２に示すようなＶＲＡＭは一般
に図形プロセッサとそれに関連する制御装置に用いられ
るがディスクコントローラには用いられていない。
ｔｓのＶＲＡＭのブロック図である。入出力バッファ部
２７はＤＲＡＭ２８への、またＤＲＡＭ２８からの単独
アクセスを提供する。入出力バッファ部２９はＳＡＭ３
０への、またＳＡＭ３０からの単独アクセスを提供する
。 ＤＲＡＭ２８とＳＡＭ３０の間のデータ転送はデータ転
送ゲート３１を介して発生する。データ転送を行うため
のアドレス信号と制御信号が、それぞれ入力３２と３３
を介して加えられる。図２に示すようなＶＲＡＭは一般
に図形プロセッサとそれに関連する制御装置に用いられ
るがディスクコントローラには用いられていない。
【０００７】
【発明の目的】本発明の目的はホストプロセッサとディ
スクドライブとの間でより高いデータスループットを有
する改善されたディスクコントローラを提供することで
ある。
スクドライブとの間でより高いデータスループットを有
する改善されたディスクコントローラを提供することで
ある。
【０００８】本発明の他の目的はバッファメモリ動作を
改善したディスクコントローラを提供することである。
改善したディスクコントローラを提供することである。
【０００９】本発明のさらに他の目的はディスクコント
ローラＶＲＡＭを採用してデータ転送の向上を可能とす
ることである。
ローラＶＲＡＭを採用してデータ転送の向上を可能とす
ることである。
【００１０】
【発明の概要】ホストプロセッサとディスクドライブと
の間のバッファインターフェースを改善したディスクコ
ントローラを提供する。このディスクコントローラは少
なくとも二つのポートを有し、そのポートのそれぞれが
バッファメモリとの間で双方向のデータ転送を行うこと
ができる。第１のデータバスはかかるポートのうちの一
方に接続され、第２のデータバスはかかるポートのうち
の他方のポートに接続される。コントローラがこの第１
および第２のデータバス上でバッファメモリへの、また
バッファメモリからのデータ転送が同時に発生するよう
にバッファメモリを動作させる。これによってホストプ
ロセッサとディスクドライブとの間でより効率的なデー
タ転送が可能となる。
の間のバッファインターフェースを改善したディスクコ
ントローラを提供する。このディスクコントローラは少
なくとも二つのポートを有し、そのポートのそれぞれが
バッファメモリとの間で双方向のデータ転送を行うこと
ができる。第１のデータバスはかかるポートのうちの一
方に接続され、第２のデータバスはかかるポートのうち
の他方のポートに接続される。コントローラがこの第１
および第２のデータバス上でバッファメモリへの、また
バッファメモリからのデータ転送が同時に発生するよう
にバッファメモリを動作させる。これによってホストプ
ロセッサとディスクドライブとの間でより効率的なデー
タ転送が可能となる。
【００１１】
【実施例】図３において、図１に示すものと同一のモジ
ュールには同一番号が付けられている。このバッファメ
モリはＤＲＡＭ３５とＳＡＭ３６を含むビデオＲＡＭ（
ＶＲＡＭ）バッファ３４からなることに注意しなければ
ならない。ＶＲＡＭ３４は図２に示すように構成するこ
とがでるが、それら自身の間でデータ転送を行うことが
でき、さらに接続された独立したバスへの独立した外部
アクセスを支援することのできる独立した複数のメモリ
ーモジュールを有するものであれば他の構成も可能であ
る。
ュールには同一番号が付けられている。このバッファメ
モリはＤＲＡＭ３５とＳＡＭ３６を含むビデオＲＡＭ（
ＶＲＡＭ）バッファ３４からなることに注意しなければ
ならない。ＶＲＡＭ３４は図２に示すように構成するこ
とがでるが、それら自身の間でデータ転送を行うことが
でき、さらに接続された独立したバスへの独立した外部
アクセスを支援することのできる独立した複数のメモリ
ーモジュールを有するものであれば他の構成も可能であ
る。
【００１２】ＤＲＡＭポート３７はＤＲＡＭデータバス
３８と通信し、ＳＡＭポート３０はＳＡＭデータバス４
２と通信する。前述したように、ＶＲＡＭ３４はポート
３７および４０に対する双方向データ転送を同時に行う
ことを可能とする。バッファコントローラ１８の制御の
もとに、ＤＲＡＭ３５とＳＡＭ３６の間でのデータ転送
を双方向に行うことができる。このようなデータ転送が
発生しているときには、一般にポート３７あるいはポー
ト４０からのデータ転送は発生しない。一つの例外はＳ
ＡＭ３６とＤＲＡＭ３５の間で内部的に“分割転送”が
起こる場合である。このような場合には、ＳＡＭ列の一
部だけが転送される。ＳＡＭ列の他の部分はＳＡＭポー
ト４０からアクセス可能な状態のままである。ＤＲＡＭ
ポート３７はこのような分割転送においては外部からア
クセスすることができない。
３８と通信し、ＳＡＭポート３０はＳＡＭデータバス４
２と通信する。前述したように、ＶＲＡＭ３４はポート
３７および４０に対する双方向データ転送を同時に行う
ことを可能とする。バッファコントローラ１８の制御の
もとに、ＤＲＡＭ３５とＳＡＭ３６の間でのデータ転送
を双方向に行うことができる。このようなデータ転送が
発生しているときには、一般にポート３７あるいはポー
ト４０からのデータ転送は発生しない。一つの例外はＳ
ＡＭ３６とＤＲＡＭ３５の間で内部的に“分割転送”が
起こる場合である。このような場合には、ＳＡＭ列の一
部だけが転送される。ＳＡＭ列の他の部分はＳＡＭポー
ト４０からアクセス可能な状態のままである。ＤＲＡＭ
ポート３７はこのような分割転送においては外部からア
クセスすることができない。
【００１３】ホストインターフェースモジュール１６へ
の、あるいは同モジュールからのあらゆるデータ転送は
ＳＡＭポート４０を通過し、逐次的な性質をもっている
。ＳＡＭ３６とＤＲＡＭ３５の間のデータ転送は列ごと
にＶＲＡＭに対して内部的に発生する。他のすべてのバ
ッファデータ転送はＤＲＡＭポート３７を介する。
の、あるいは同モジュールからのあらゆるデータ転送は
ＳＡＭポート４０を通過し、逐次的な性質をもっている
。ＳＡＭ３６とＤＲＡＭ３５の間のデータ転送は列ごと
にＶＲＡＭに対して内部的に発生する。他のすべてのバ
ッファデータ転送はＤＲＡＭポート３７を介する。
【００１４】バッファコントローラ１８はＤＲＡＭポー
ト３７へのあらゆるアクセス要求を調停し、ＳＡＭデー
タ移動に必要であるときＳＡＭ／ＤＲＡＭデータ転送を
行う。バッファプロセッサ１２はディスクコントローラ
内の全体的なシステム制御を行い、ホストインターフェ
ースモジュール１６、バッファコントローラ１８および
ディスク機構インターフェース２２が相互依存的で競合
のない方法で動作することを確実にする。
ト３７へのあらゆるアクセス要求を調停し、ＳＡＭデー
タ移動に必要であるときＳＡＭ／ＤＲＡＭデータ転送を
行う。バッファプロセッサ１２はディスクコントローラ
内の全体的なシステム制御を行い、ホストインターフェ
ースモジュール１６、バッファコントローラ１８および
ディスク機構インターフェース２２が相互依存的で競合
のない方法で動作することを確実にする。
【００１５】ＶＲＡＭバッファ３４を介したディスクド
ライブへのデータの書き込みについて説明する。バッフ
ァコントローラ１８はＳＡＭポート４０を入力モードに
する。次にホストインターフェースモジュール１６から
のデータ列をＤＲＡＭ３５内に開始アドレスを有するＳ
ＡＭ３６に転送する。逐次ポインタが第１のデータバイ
トのための所望のカラムアドレスにセットされる。次に
データはＳＡＭ３６中の列がいっぱいになるまでホスト
インターフェースモジュール１６によってＳＡＭポート
３６中に入れられる。次にバッファコントローラ１８が
このデータ列をＳＡＭ３６からＤＲＡＭ３５中の正しい
列に転送し、そして逐次ポインタを次の列のための第１
のカラムにセットする。次にその列がいっばいになるま
でデータがＳＡＭ３６中にいれられ、そしてその後この
列がＤＲＡＭ３５に転送される。
ライブへのデータの書き込みについて説明する。バッフ
ァコントローラ１８はＳＡＭポート４０を入力モードに
する。次にホストインターフェースモジュール１６から
のデータ列をＤＲＡＭ３５内に開始アドレスを有するＳ
ＡＭ３６に転送する。逐次ポインタが第１のデータバイ
トのための所望のカラムアドレスにセットされる。次に
データはＳＡＭ３６中の列がいっぱいになるまでホスト
インターフェースモジュール１６によってＳＡＭポート
３６中に入れられる。次にバッファコントローラ１８が
このデータ列をＳＡＭ３６からＤＲＡＭ３５中の正しい
列に転送し、そして逐次ポインタを次の列のための第１
のカラムにセットする。次にその列がいっばいになるま
でデータがＳＡＭ３６中にいれられ、そしてその後この
列がＤＲＡＭ３５に転送される。
【００１６】以上の処理がホストインターフェースモジ
ュール１６からのデータ転送が完了するまでくり返され
、この完了時には最終列がＳＡＭ３６からＤＲＡＭ３５
に転送され、ＶＲＡＭバッファ３４への直接メモリーア
クセス転送が完了する。その後データはＶＲＡＭバッフ
ァ３４からＤＲＡＭポート３７を介してディスク機構イ
ンターフェース２２に移動することができる。これは正
規のＤＲＡＭ型アクセスとして行われ、ページモードで
達成することができる。もちろん、このようなデータ転
送は、またすべてのデータがＤＲＡＭ３５中の“適正な
位置にある”状態となる前に開始することができる。 これらの転送はデータ転送全体が完了するまで継続する
。
ュール１６からのデータ転送が完了するまでくり返され
、この完了時には最終列がＳＡＭ３６からＤＲＡＭ３５
に転送され、ＶＲＡＭバッファ３４への直接メモリーア
クセス転送が完了する。その後データはＶＲＡＭバッフ
ァ３４からＤＲＡＭポート３７を介してディスク機構イ
ンターフェース２２に移動することができる。これは正
規のＤＲＡＭ型アクセスとして行われ、ページモードで
達成することができる。もちろん、このようなデータ転
送は、またすべてのデータがＤＲＡＭ３５中の“適正な
位置にある”状態となる前に開始することができる。 これらの転送はデータ転送全体が完了するまで継続する
。
【００１７】バッファプロセッサ１２はまたスイッチ２
０を介し、ＤＲＡＭポート３７を通してＶＲＡＭバッフ
ァ３４へのランダムアクセスを有する。リフレッシュサ
イクルとＳＡＭ／ＤＲＡＭ転送指令もまたＤＲＡＭポー
ト３７を介した動作として発生する。バッファコントロ
ーラ１８はディスクの直接メモリーアクセス、プロセッ
サ１２のアクセス、ＳＡＭ／ＤＲＡＭ転送指令、および
ＤＲＡＭ３５のためのリフレッシュサイクルを調停する
。ここで、ＤＲＡＭポート３７およびＳＡＭポート４０
へのアクセスは同時かつ独立的に発生しうることを認識
することが重要である。
０を介し、ＤＲＡＭポート３７を通してＶＲＡＭバッフ
ァ３４へのランダムアクセスを有する。リフレッシュサ
イクルとＳＡＭ／ＤＲＡＭ転送指令もまたＤＲＡＭポー
ト３７を介した動作として発生する。バッファコントロ
ーラ１８はディスクの直接メモリーアクセス、プロセッ
サ１２のアクセス、ＳＡＭ／ＤＲＡＭ転送指令、および
ＤＲＡＭ３５のためのリフレッシュサイクルを調停する
。ここで、ＤＲＡＭポート３７およびＳＡＭポート４０
へのアクセスは同時かつ独立的に発生しうることを認識
することが重要である。
【００１８】データ読み出しはデータ書き込み動作に非
常に似通っている。ホストプロセッサに転送すべきデー
タはＤＲＡＭポート３７を介してＶＲＡＭバッファ３４
に入れられる。バッファコントローラ１８はＳＡＭポー
ト４０を出力モードとし、ホストコンピュータに送るべ
きデータの第１のバイトを含む列をＤＲＡＭ３５からＳ
ＡＭ３６に転送し、そして逐次ポインタをこの第１バイ
トのカラムアドレスにセットする。次にデータはＳＡＭ
３６の列が空になるまでＳＡＭ３６から取り出されホス
トインターフェースモジュール１６に送られる。次にデ
ータの次の列がＤＲＡＭ３５からＳＡＭ３６に転送され
、逐次ポインタが第１のカラムにセットされる。次にこ
のデータが取り出され、ホストインターフェースモジュ
ール１６に送られる。この処理は最後のバイトが取り出
され、そしてホストインターフェースモジュール１６に
送られるまでくり返えされる。この時点でインターフェ
ース直接メモリーアクセス転送が完了する。再度、ＶＲ
ＡＭバッファ３４へのアクセスはＳＡＭ・ＤＲＡＭ間転
送中を除いて、ＳＡＭポート４０とＤＲＡＭポート３７
の両方を介して同時に独立して発生しうる。
常に似通っている。ホストプロセッサに転送すべきデー
タはＤＲＡＭポート３７を介してＶＲＡＭバッファ３４
に入れられる。バッファコントローラ１８はＳＡＭポー
ト４０を出力モードとし、ホストコンピュータに送るべ
きデータの第１のバイトを含む列をＤＲＡＭ３５からＳ
ＡＭ３６に転送し、そして逐次ポインタをこの第１バイ
トのカラムアドレスにセットする。次にデータはＳＡＭ
３６の列が空になるまでＳＡＭ３６から取り出されホス
トインターフェースモジュール１６に送られる。次にデ
ータの次の列がＤＲＡＭ３５からＳＡＭ３６に転送され
、逐次ポインタが第１のカラムにセットされる。次にこ
のデータが取り出され、ホストインターフェースモジュ
ール１６に送られる。この処理は最後のバイトが取り出
され、そしてホストインターフェースモジュール１６に
送られるまでくり返えされる。この時点でインターフェ
ース直接メモリーアクセス転送が完了する。再度、ＶＲ
ＡＭバッファ３４へのアクセスはＳＡＭ・ＤＲＡＭ間転
送中を除いて、ＳＡＭポート４０とＤＲＡＭポート３７
の両方を介して同時に独立して発生しうる。
【００１９】
【発明の効果】以上の説明のように、ディクコントロー
ラは少なくとも２個のポートを有するバッファメモリを
含み、各ポートはバッファメモリへ、またはそこから双
方向でのデータ転送を可能とする。これにより、ホスト
プロセッサとディスクドライブでの間でのより効率的な
データ転送が行なわれる。２ポートＶＲＡＭを用いるこ
とによって、異なるバスへのホストデータ転送が他のデ
ータ転送から分離され、それによってバッファデータ転
送の総帯域幅が増大する。データ転送が両方のバスで同
時に発生しうるため、このＲＡＭは、ある総データ転送
帯域幅に対して、単一ポートのＳＲＡＭあるいはＤＲＡ
Ｍバッファに比べてより遅いアクセス時間のメモリーも
しくはより狭いバッファバス幅を用いることを可能とす
る。
ラは少なくとも２個のポートを有するバッファメモリを
含み、各ポートはバッファメモリへ、またはそこから双
方向でのデータ転送を可能とする。これにより、ホスト
プロセッサとディスクドライブでの間でのより効率的な
データ転送が行なわれる。２ポートＶＲＡＭを用いるこ
とによって、異なるバスへのホストデータ転送が他のデ
ータ転送から分離され、それによってバッファデータ転
送の総帯域幅が増大する。データ転送が両方のバスで同
時に発生しうるため、このＲＡＭは、ある総データ転送
帯域幅に対して、単一ポートのＳＲＡＭあるいはＤＲＡ
Ｍバッファに比べてより遅いアクセス時間のメモリーも
しくはより狭いバッファバス幅を用いることを可能とす
る。
【図１】従来のディスクコントローラのブロック図であ
る。
る。
【図２】従来のＶＲＡＭのブロック図である。
【図３】本発明によるディスクコントローラのブロック
図である。
図である。
Claims (1)
- 【請求項１】次の（イ）〜（ニ）を含みディスクメモリ
とホストプロセッサ間でのデータ転送を制御するディス
クコントローラ。 （イ）少なくとも２個のポート（３７，４０）を有する
バッファメモリ手段（３４）。各ポートは前記バッファ
メモリ手段へまたそれから双方向のデータ転送ができる
。 （ロ）前記一方のポート（４０）に接続された第１バス
手段（４２）。 （ハ）前記他方のポート（３７）に接続された第２バス
手段（３８）。この第２バス手段（３８）は前記第１バ
ス手段（４２）とは独立して且つ同時に動作可能である
。 （ニ）データ転送が、前記第１，第２バス手段（４２，
３８）を介して前記バッファメモリ手段（３４）へまた
それに同時に生ずるように前記バッファメモリ手段（３
４）を動作させるための制御手段（１２，１８）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62111590A | 1990-11-29 | 1990-11-29 | |
| US621115 | 1990-11-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287217A true JPH04287217A (ja) | 1992-10-12 |
Family
ID=24488792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3340078A Pending JPH04287217A (ja) | 1990-11-29 | 1991-11-29 | ディスクコントローラ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0487901A3 (ja) |
| JP (1) | JPH04287217A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471640A (en) * | 1992-07-06 | 1995-11-28 | Hewlett-Packard | Programmable disk array controller having n counters for n disk drives for stripping data where each counter addresses specific memory location by a count n |
| JP2981711B2 (ja) * | 1994-06-16 | 1999-11-22 | 日本アイ・ビー・エム株式会社 | ディスク記憶装置 |
| US5734848A (en) * | 1995-07-24 | 1998-03-31 | Symbios Logic Inc. | Method and appartus for transferring data in a controller having centralized memory |
| US5729705A (en) * | 1995-07-24 | 1998-03-17 | Symbios Logic Inc. | Method and apparatus for enhancing throughput of disk array data transfers in a controller |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0397778B1 (en) * | 1988-01-27 | 1995-12-13 | Storage Technology Corporation | An early start mode method and apparatus |
-
1991
- 1991-10-23 EP EP19910118091 patent/EP0487901A3/en not_active Withdrawn
- 1991-11-29 JP JP3340078A patent/JPH04287217A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0487901A2 (en) | 1992-06-03 |
| EP0487901A3 (en) | 1992-09-23 |
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