KR100261787B1 - 테스트 및 자기진단 메카니즘 - Google Patents

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KR100261787B1
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존 엠. 매닝
샤프 마이크로일렉트로닉스 테크놀러지 인코포레이티드
마찌다 가쯔히꼬
샤프 가부시키가이샤
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Abstract

본 발명의 테스트/자기진단 메카니즘은 집적회로상의 모든 내부 레지스터를 가시적으로 액세스할 수 있도록 하며, 또한 온-칩 SRAM/DRAM 콘트롤러가 외부 메모리를 액세스할 수 있도록 하는 외부 버스 마스터를 포함한다.

Description

테스트 및 자기진단 메카니즘
제1도는 본 발명의 칩 구조상의 시스템을 보인 블럭도이다.
제2도는 본 발명의 집적회로와 이에 접속된 오프-칩 장치간의핀접속을 보인 블럭도이다.
본 발명은 집적회로에 관한 것으로, 특히, 캐쉬 또는 RAM으로 사용될 수 있는 온-칩 메모리 블록을 채용한 휴대용 장치에 사용되는 "간략화된 명령어 집합 컴퓨터(RISC)" 중앙처리장치(CPU)를 포함하는 집적회로에 사용되는 테스트 및 자기진단 메카니즘에 관한 것이다.
휴대용 장치는 개인 정보 관리자, 휴대용 전화, 디지털 카메라, 휴대용 게임기, 바코드 스캐너 의료기기, 및 항행(航行)시스템, 특히 전지구 위성 항행 시스템과 같은 전자 기기를 포함한다.
상업적으로 성공되기 위해, 휴대용 장치는 저렴하고, 소비전력이 적어 장기간동안 배터리를 사용하도록 하며, 출력이 정확하고 사용상 편리한 고성능의 집적회로를 필요로 한다. 또한, 다수의 휴대용 장치에 단일형태의 집적회로가 사용될 수 있도록 집적회로와 휴대용장치의 나머지 부분간의 인터페이스가 플러그-앤드-플레이(plug-and-play) 구조로 되어야 한다. 이와 같은 적응성을 위한 부품은, 휴대용 장치의 설계자가 다양한 응용에 사용될 수 있도록 내부 변경을 요하지 않는 오프-더-셀프(off-the-shelf) 구성으로 IC를 상기 장치내에 용이하게 채용되도록 해야 한다.
예컨대, Intel 30*86 및 Pentium시리즈 칩 및 Motorolla 68000시리즈 칩과 같은 집적회로 CPU에 있어서의 "연산능력"은 지난 수년 동안 매우 향상되었다. 동시에, 칩의 사이즈도 그의 소비 전력에 따라 매우 커졌다. 이와 같은 칩은 종래의 "복잡한 명령어 집합 컴퓨터(CISC)"로서 설계되며 조합된 랜덤 액세스 메모리(RAM)의 유효 블록들을 필요로 함과 동시에 이들 칩을 포함하는 컴퓨터의 동작을 위해 기입되는 애플리케이션도 한없이 커져, 방대한 하드디스크 공간을 요한다. 이와 같은 CISC는 그의 소비전력 및 사이즈로 인해 휴대용 장치에 사용되기가 용이하지 않다.
"간략화된 명령어 집합 컴퓨터(RISC)"는 본래 CAE/CAD 작업 환경과 같은 고급 그래픽 애플리케이션용으로 사용되었다. 그러나, 이 RISC 아키텍쳐는, 보다 간단한 설계로서 보다 완전하게 하고 또한 오류수정을 위한 시간을 절감하기 위해, RISC 기술의 축소된 명령어 집합이 작업의 실시를 위한 트랜지스터를 보다 감소시키기 때문에, IC의 다이 크기를 매우 축소시킨다,. 또한, 보다 짧은 신호경로를 갖는 작은 칩은 각 명령 주기가 더욱 짧은 존속기간을 갖도록 한다. 상기 RISC CPU는 CISC CPU에 비해 상당히 작다. 예컨대 인텔 386 SL 칩이 대략 170㎟인 반면, 이와 비슷한 연산능력을 갖는 RISC 칩은 5㎟보다 약간 크다.
상기 RISC계 칩 CPU 싸이즈는 작기 때문에 이 RISC 아키텍쳐는 "시스템-온-칩(system-on-chip; SOC) 구성에 이상적이며, 이 CPU 및 다수의 다른 구조는 단일 칩상에 배치되어 있다. 이와 같은 SOC 아키텍쳐는 여전히 CISC CPU에 비해 작은 것으로 간주되는 칩이지만, 단일 집적회로상에 모든 연산 및 제어 구조를 포함하고 있다 SOC 아키텍쳐는 RISC CPU 및 임의 형태의 국부 RAM 및/또는 데이터 캐쉬를 포함한다. 또한, 상기 칩은 내부 및 외부 버스 콘트롤러, 각종 형태의 통신 포트, 인터럽트 콘트롤러, 펄스폭 변조기, 각종 구성의 레지스터, 각종 타이머/카운터 부품, 및 LCD 콘트롤러와 같은 소정 형태의 출력 콘트롤러를 포함할 수 있다. 이와 같은 구조는, 조합된 주변장치가 칩에 집적된 32비트 아키텍쳐로 구성될 수 있으며, 상기 집적은 상기 칩을 채용한 휴대용 장치의 설계자가 개발주기를 단축하고 제품의 시판을 촉진할 수 있도록 한다. 이 칩 구조는, 집적회로로 기능하기 위한 부가적 버퍼를 필요로 하지 않는, 8 또는 167비트 SRAM, DRAM, EPROM 및/ 또는 메모리 장치를 지원할 수 있는 집적된 프로그램 가능한 버스 콘트롤러를 갖는 외부 데이터 16비트 데이터 버스를 구비할 수 있다. 상기 칩은 3.3V 또는 5V로 동작될 수 있으며 이는 각각 100mW와 350mW 사이의 출력을 요한다.
칩에 다수의 주변장치를 결합하고, CPU와 주변장치간에 내부 버스를 제공함으로써, 칩에 대한 많은 동작을 행할 수 있으며, 동시에 메모리 저장 및 검색과 같은 오프-칩(off-chip)동작을 제어한다.
상기 집적회로는, 사용자가 대기상태, 메모리폭, 8 또는 16비트폭을 설정할 수 있도록, 인에이블되는 다수의 프로그램가능한 메모리칩을 제공하는 메모리 인터페이스를 포함한다. 상기 집적회로는 어드레스 디코딩 또는 DRAM 콘트롤 로직을 위해 제공되며, 이는 외부 어드레스 디코딩 또는 외부 DRAM 콘트롤러 없이 외부 버스 마스터가 데이터 전송을 할 수 있도록 한다. 순서 액세스가 사용되는 경우, 집적회로는 상기 외부 버스 마스터에 의해 공급되는 초기 메모리 어드레스를 자동적으로 증가시켜 전송속도를 증대시킨다.
본 발명은 외부 버스 마스터를 포함하고, 집적회로상의 모든 내부 레지스터를 가시적으로 액세스할 수 있도록 하며, 온-칩(on-chip)SRAM/DRAM 콘트롤러가 외부 메모리를 액세스할 수 있도록 하는 테스트 및 자기진단 메카니즘에 관한 것이다.
본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
우선, 도 1을 참조하면, 본 발명의 시스템-온-칩(SOC) 구조는 부호 10으로 도시되어 있다. IC(10)는 32비트 내부 버스(14)에 접속된 32비트 RISC CPU(12)를 포함한다. 이 CPU(12)는, 내부 버스 콘트롤러(16)에 직결되며, 이 콘트롤러(16)는 버스(14) 및 버스 맵(18)에 접속된다. IC(10)는 또한, 국부 RAM(SRAM)(20), 조합된 명령/데이타 캐쉬(22), 및 외부 액세스 포트(24)를 포함한다. 바람직한 실시예에 있어서, IC(10)는, 액정표시장치(LCD)에 접속되며 이를 위해 LCD 패널 인터페이스(28)에 접속된 LCD 콘트롤러(26)를 포함한다. 또한, 외부버스 콘트롤러(30)가 제공되며 이는 26비트 외부 버스 메모리 인터페이스(32) 및 외부 칩 셀렉트(34)에 접속된다.
다수의 구성 레지스터(36)가 제공되며, 그의 기능은 후에 상술될 것이다. 바람직한 실시예에 있어서, 구성 레지스터(36)는 내부 버스 콘트롤러(16)내에 위치된다. 다수의 내부 "주변장치"는 집적회로(10)에 존재하고, 내부 버스(14)에 접속되며, 또한 범용 비동기 수신기/송신기(UART)(38), 병렬 포트(40), 타이머/카운터(42), 인터럽트 콘트롤러(44), 및 펄스폭 변조기(PWM)(46)를 포함하고 있다.
본 명세서에서 외부 장치라고도 언급되는 외부 버스 마스터(48)는 외부 메모리 인터페이스(32), 외부 칩 셀렉트(34) 및 외부 메모리(50)에 접속된다. 상기 외부 메모리(50)는 SRAM 및 DRAM의 양쪽을 모두 포함할 수 있다. 부호 52로 표시된 주변장치는 외부 메모리 인터페이스(32) 및 외부 칩 셀렉트(34)에 접속된다. 바람직한 실시예에서, 외부 메모리 인터페이스(32) 및 외부 칩 셀렉트(34)는 외부 버스 콘트롤러(30)의 일부이다. 당업자들은 부호 12∼46으로 표시된 부재가 집적회로의 일부를 형성하며, 또한 46 이상의 부호들을 갖는 부재가 오프-칩 장치임을 이해할 것이다.
바람직한 실시예에 있어서, IC(10)는 160핀 박형 쿼드 플렛 팩(Thin Quad Flat Pack : TQFP) 조립체로 구성된다. 본 발명의 주요부인 도 2를 참조하면, 외부 버스 마스터(48)에 접속되며 요구 신호를 전송하기 위한 버스 마스터 요구(BREQ), 허가 신호를 전송하기 위한 버스 마스터 허가(BGR), 전송요구(XREQ), 및 전송 확인(XACK)을 특정하는핀들이 도시되어 있다. 신호의 흐름은 IC(10), 외부 버스 마스터(48), DRAM(50a), SRAM(50b) 및 주변장치(52)를 접속하는 화살표로 표시되어 있다. 바람직한 실시예에 있어서, 상기 메모리 인터페이스(32) 및 외부 칩 셀렉트(34)는 외부 버스 콘트롤러(30)에 물리적으로 위치된다.핀 BREQ 및 XREQ는 본 명세서에서 요구 메카니즘으로 언급되고,핀 BGR 및 XACK는 허가 메카니즘으로 언급된다. 다음, 데이터 및/ 또는 명령은 IC(10) 버스(54)로 집합적으로 표시되어 있는, 데이터, 어드레스 및 제어 기능을 위한 버스들상의 주변장치를 통과한다.
이를 도 2 및 도 3을 참조하여 상세히 설명하면, CPU(12)는 외부 버스 마스터(48)가 외부 메모리 인터페이스의 제어를 행하고 통상적으로 내부 버스 콘트롤러(16)에 위치되는 온-칩 SRAM/DARM 콘트롤러를 사용하여 데이터를 전송할 수 있도록 한다. 상기 4개의 신호들은 외부 인터페이스(32)의 제어를 행하기 위해 사용된다. 상기 외부 버스 마스터(48)는 그 자신의 칩 인에이블 및 외부 메모리(50)를 위한 CAS/RAS(column address select/row address select) 신호를 제공하거나, 또는 내부 버스 콘트롤러(16)에 위치된 SRAM/DRAM 콘트롤러를 사용하면 온-칩 콘트롤 신호에 액세스 하기 위해 XREQ/XACK를 사용하여야 한다. 상기 외부 버스 마스터(48)는 BREQ2핀을 하이(high)로 함으로써 외부 메모리 인터페이스(32)의 제어를 요구한다, CPU(12)가 현재 버스 동작을 종료했을때, 외부 메모리 인터페이스(32)는 외부 버스 마스터(48)에 대해 해재되고 BGR핀은 하이로 구동된다. 외부 버스 마스터(48)가 데이터의 전송 또는 질의를 종료한 후, BREQ핀은 로우(Low)로 되고 CPU(12)는 BGR핀을 로우로 하며, 이는 외부 메모리 인터페이스가 외부 버스 콘트롤러에 의해 해제되고 외부 메모리 인터페이스가 현재 CPU(12)의 제어하에 있다는 것을 나타낸다.
BREQ핀이 하이인 것을 CPU(12)가 검출되면, CPU(12)는 현재의 버스 동작을 종료하고 BGR을 하이로 하며, 이는 외부 버스 마스터(48)가 외부 인터페이스(32)의 제어를 취할 수 있도록 한다. 모든 온-칩 구성부재는, 아이들 모드(idle mode)에 있는 CPU(12)를 제외하고 외부 버스 마스터(48)의 제어하에 있다. CPU(12)에 의해 BGR이 하이로 유지되는 한, 외부 버스 마스터(48)는 외부 메모리 인터페이스(32)에 의해 제어된다. 비록 CPU(12)가 아이들 모드에 있어도 IC(10)는 그의 프로그래밍에 따라 DRAM 메모리 뱅크를 계속 레프레쉬하며, 본 명세서에 리프레쉬 메카니즘으로도 언급된다.
외부 버스 마스터(48)는 XREQ핀을 하이로 하고 , BGR도 하이로 되는 것으로 가정할 때, 외부 버스 마스터(48)는 내부 SRAM, 캐쉬, 레지스터, DRAM 콘트롤러, 및 SRAM 콘트롤러를 액세스할 수 있다. 외부 메모리 인터페이스(32)는 어드레스, 데이터, 판독/기입 액세스, IC(10)에 대한 전송 사이즈를 제공하며, 상기 IC는 전송을 완료하기 위해 그의 온-칩 콘트롤러를 사용한다. 외부 버스 마스터(48)는 또한, 내부 버스 콘트롤러(16)에 위치된 메모리 맵 레지스터, 특히 구성 레지스터(36)중 하나에 있어서, IC(10)가 내부적으로 전송 어드레스의 트랙을 유지하도록 요구하여 첫번째 전송에 필요한 것 이상의 외부 어드레스를 제공할 필요성을 제거하도록 할 수도 있다. 이는 본 명세서에 외부 버스 마스터(48)가 온-칩 레지스터를 액세스하도록 하면서 아이들 모드에 있는 CPU(1)를 교체하기 위한 스톱/스타트 메카니즘으로 언급되어 있는 것을 포함한다.
XREQ핀이 하이에 있는 것을 IC(10)가 검출할 때, XACK핀이 하이로 되고, 외부 버스 마스터(48)에 의한 액세스 구성으로 어드레스, 데이터, 및 콘트롤을 래치하는 형태로 확인(acknowledgement) 신호를 제공한다. IC(10)는 BGR을 로우로 하여 외부 메모리 인터페이스(32)를 제어하며, 이는 IC(10)의 제어에 의해 외부 버스 마스터(48)를 차단시킨다. 요구된 전송이 종료되면, IC(10)는 XACK를 로우로 구동하고, XREQ가 하이인 한, 판독 동작시 데이터 버스(54)를 위치시키고 BGR을 계속 로우로 한다. 외부 버스 마스터(48)에 의해 XREQ가 로우로 구동될 때, IC(10)는 BGR을 하이로 하여 외부 버스 마스터(48)가 인터페이스(32)를 제어하도록 한다. 외부 버스 마스터(48)는 XREQ를 하이로 구동하거나, 버스(54)를 해제하거나 또는 BREQ를 로우로 구동함으로써 다른 전송을 개시할 수도 있다.
IC(10)가 외부 버스 마스터(48)의 제어하에 있을 때,핀 nOE, nWE 및 nBW는 고임피던스 상태에 있으며, nCE/nCAS를 구동하고 nRAS는 비액티브로 된다 본 명세서에서,핀 앞에 있는 "n"은 "not"를 의미한다 nOE는 외부 메모리 및 주변장치에 대한 출력 인에이블 신호이며, 외부 메모리 및 주변장치가 데이터 버스를 구동시키도록 한다. 판독동작시에는 로우로 되고 기입동작시에는 하이로 설정된다. 외부 버스 마스터(48)의 제어하에 있을때에는 마이크로콘트롤러(12a)에 대한 출력 인에이블로서 기능하며, 상기 마이크로콘트롤러(12a)는 CPU(12)에 내장되어 있다.
nOE는 외부 버스 마스터(48)에 의해 판독동작시 로우로 구동되고 기입동작시 하이로 구동되어야 한다.
nWE는 외부 메모리 및 주변장치에 대한 기입 인에이블 신호이다. 기입동작시, nWE는 로우로 구동되고, 판독동작시 하이로 구동된다. 외부 버스 마스터(48)의 제어하에 있을 때, nWE는 기입동작시 로우로 구동되고, 판독동작시 하이로 구동되어야 한다.
nCE/nCAS[5:Ø]는 칩 인에이블(CE)/열 어드레스 셀렉트(CAS)를 제공하여 표준 외부 메모리/주변장치에 직접 접속되도록 한다. 이핀들은 DRAM(50a)에 인터페이싱할 때 nCAS로서 기능하고 SRAM(50b) 또는 주변장치(52)에 인터페이싱할 때에는 nCE로서 기능한다. 이들핀은 시스템 설계자에 의해 완전히 프로그램가능하게 되며 바이트 인에이블을 지원할 수 있다. 상기 nCE는 외부 버스 마스터(48)의 제어하에 있을때 비액티브로 되며, 회로내에 리프레쉬가 프로그램될 경우 nCAS는 리프레쉬 동작시에만 액티브로 된다. nRAS는 행 어드레스 셀렉트를 제공하여 DRAM(50a)에 직접 접속될 수 있도록 한다. nRAS는 외부 버스 마스터(48)의 제어하에 있을때 비액티브로 된다.
A[25:Ø] 및 D[15:Ø]으로 표시된핀들도 BGR이 하이일 때 고임피던스 상태로 된다. A[25:Ø]는 26개의 외부 어드레스 버스핀을 나타내며, 내장된 마이크로콘트롤러가 26비트의 어드레스를 외부 메모리 및 주변장치를 제공하도록 한다. 외부 버스 마스터(48)의 제어하에 있을때, 26비트 어드레스가 상기 내장된 마이크로콘트롤러로 전송된다. 이 어드레스의 상위 6비트는 구성 레지스터에 위치된 내부 프로그래머블 레지스터에 의해 제공되어, 외부 버스 마스터의 32비트 어드레스 공간에 대한 완전한 액세스를 제공한다.
D[15:Ø]는 16핀의 외부 16비트 데이터 버스를 나타낸다. 외부 버스 마스터(48)의 제어하에 있을 때, 상기 내장된 마이크로콘트롤러(12a)에 대한 기입 액세스시 입력 데이터가 제공된다. nBW는 바이트-와이드(byte-wide) 액세스핀이다.
CPU(12)는 데이터 전송의 데이터 크기를 나타내는 외부 메모리(50) 및 주변장치(52)에 신호를 제공한다.
여분의 칩/바이트 인에이블을 발생하기 위해 nBW가 외부 어드레스 콘트롤러에 의해 사용될 수도 있다. 외부 버스 마스터(48)의 제어하에 있을때, 이 외부 버스 마스터는 전송 사이즈를 나타낸다. 액티브 콘트롤러, CPU(12) 또는 외부 버스 마스터(48)에 무관하게,핀 nBW상에 설정된 로우 신호는 바이트 전송을 나타내고,핀 nBW상에 설정된 하이 신호는 1/2 워드(16비트 전송)를 나타낸다.
핀 nBB는 바이트 부트핀으로, 부트 메모리에 대해 8비트 또는 16비트를 선택하기 위해 사용된다. IC(10)가 외부 버스 마스터(48)의 제어하에 있을 때, 이 외부 버스 마스터(48)는 그 자신의 어드레스를 버스(54)성의 마이크로콘트롤러(12a)에 제공할 수 있으며,핀 nBB가 로우인 경우, 상기 어드레스의 상위 6비트가, 외부 버스 마스터 확장 레지스터(EBMER)로 표시되고 구성 레지스터(36)내에 위치된, 내부 프로그래머블 레지스터에 의해 제공된다. 상기 외부 버스 마스터(48)는,핀 nBB가 하이로 설정된 경우, 내부적으로 전송 어드레스의 트랙을 유지하기 위해 내장된 마이크로콘트롤러를 요구할 수 있다. 마이크로콘트롤러(12a)는 상기 외부 버스 마스터(48)(nBW)에 의해 지정된 전송 사이즈의 함수로서 내부 어드레스를 조정한다.
외부 버스 마스터 레지스터는 26비트에서 32비트로 외부 버스 마스터(48)로부터 어드레스를 확장시키기 위해 사용되며, 이에 따라 CPU(12)에 의해 제공된 전체 어드레스 공간에 대한 액세스를 가능케 한다. 상기핀 A[25:Ø]상의 26비트 어드레스에 6비트의 어드레스 확장을 부가함으로써 내부 32비트 어드레스가 형성된다. 외부 버스 마스터(48)가 외부 어드레스를 제공하고 nBB가 로우로 될때마다. IC(10)는 외부 어드레스를 포착하고 외부 버스 마스터 확장 레지스터에서 발견되는 어드레스 확장과 상기 외부 버스 마스터 어드레스를 결합함으로써 32비트 내부 어드레스를 형성한다. 일단 액세스가 완료되면, IC(10)는 nBW를 통해 외부 버스 마스터(48)에 의해 지정된 전송 사이즈에 따라 새로운 어드레스를 갱신하여, 다음의 어드레스가능한 위치로 향하게 한다. 외부 버스 마스터(48)가 순서적으로 전송을 행하면, 이 구조는 IC(10)가 추후의 어드레스를 공급하도록 한다. 이는, IC(10)가 외부 어드레스를 무시하고 그 대신 그 자신의 외부 어드레스를 사용하는 경우, nBB를 하이로 함으로써 후속 전송에서 행해진다. 상기 외부 버스 마스터 확장 레지스터내로 최초로 로드된 어드레스 확장은 "111111"의 논리치를 가지며, 이에 따라 외부 버스 마스터(48)가, 벡터를 제외하고, 외부 버스 마스터 확장 레지스터, 국부 SRAM, 캐쉬를 포함하는 시스템 및 주변 레지스터를 포함하는 메모리의 상부 영역을 액세스하도록 한다. 상기 확장 버스 마스터 레지스터는 저장 명령 또는 외부 버스 마스터(48)에 의해 갱신될 수 있다. 일단 외부 버스 마스터 확장 레지스터의 값이 "111111"에서 변하면, 외부 버스 마스터(48)는 외부 버스 마스터 레지스터 확장부 또는 메모리의 상부 영역을 액세스 할 수 없다. 상기 구조는 자동 어드레스 증가 수단으로 명세서에 언급되어 있는 것을 구비한다.
따라서, 사용자나 설계자는 IC(10)상의 임의의 레지스터의 내용을 액세스할 수 있게 된다. 이는 사용자가 레지스터에 특정 어드레스나 데이터를 삽입할 수 있도록, 프로그래밍을 위해, 또는 특정 레지스터가 동작시 제시간에 임의의 포인트에서 소정 내용을 포함하는 것을 설계자가 확인할 수 있도록 테스트하기 위해, IC(10)의 동작시 임의의 특정 지점에서 레지스터의 내용을 결정하기 위한 자기진단에 사용될 수 있다.
이 시스템은 IC(10)가, 화소 데이터가 CCD로 부터 수신되고 메모리에 전송되는, 전하결합 소자(CCD) 카메라의 일부로 사용될 때 특히 유용하다. 이와 같은 전송은 통상적으로 매우 빨라서 종래의 인터럽트 시스템에 의해서는 처리될 수 없다. 그러나, 본 명세서에 기술된 시스템을 사용하여, 특정 어드레스 맵에 따라, IC(10) 또는 어떤 외부 제어에 의해 시작 어드레스가 제공될 수 있으며, 이는 IC(10)가 CCD에서 메모리로 고속으로 데이터를 전송할 수 있도록 한다.

Claims (6)

  1. RISC CPU와, 내부 메모리, 내부 SRAM 및 DRAM 콘트롤러, 및 외부 SRAM/DRAM 메모리를 포함하는 외부 장치에 접속하기 위한 버스를 포함하는 외부 인터페이스를 포함하는 CPU에 의해 제어되는 내부 부품을 갖는 집적회로를 선택적으로 액세스하고 제어하기 위한 집적회로를 선택적으로 액세스하고 제어하기 위한 집적회로 메카니즘에 있어서, 상기 집적회로 메카니즘 시스템이, 외부 버스 마스터가 내부 SRAM 및 DRAM 콘트롤러를 포함하는 집적회로의 내부 부품에 동작가능하게 접속되도록, 외부 인터페이스 버스를 통해 집적회로에 동작가능하게 접속된 외부 버스 마스터; 외부 장치 및 외부 SRAM/DRAM 메모리에 또한 그로부터의 전송의 어드레스들을 포함하는 전송 어드레스를 트래킹하기 위한 메모리맵 레지스터를 포함하는 집적회로의 내부 버스 콘트롤러; 집적회로의 외부 인터페이스가 상기 외부 버스 마스터에 허용될 때, 상기 외부 버스 마스터가, a) 내부 메모리에 대한 판독/기입 액세스를 포함하는 내부 메모리; b) 외부 인터페이스 버스를 통해 집적회로에 동작가능하게 접속되는 외부 SRAM/DRAM 메모리를 포함하는 외부 장치; 및 c) 내부 SRAM 및 DRAM 콘트롤러;를 제어하도록, 상기 외부 버스 마스터에 대한 집적회로의 허용 제어 및 아이들 모드로 선택적으로 들어가도록 상기 CPU에 요구하기 위해 상기 외부 버스 마스터에 응답하는 집적회로내의 요구 및 허용 메카니즘을 구비하고, 상기 외부 버스 마스터는 , 집적회로의 제어하에 있을 때, 집적회로 외부의 별도의 SRAM/DRAM 콘트롤러를 필요로 하지 않고 외부 SRAM/DRAM 메모리를 선택적으로 제어하기 위한 내부 SRAM 및 DRAM 콘트롤러에 대한 액세스를 행하는 것을 특징으로 하는 집적회로 메카니즘.
  2. 제1항에 있어서, 상기 집적회로의 내부 부품은 내부 레지스터 및 캐쉬를 더 포함하고, 집적회로내의 상기 요구 및 허용 버스 마스터가 상기 외부 버스 마스터에 응답하고 상기 CPU는, 외부 버스 마스터가 집적회로에 의해 제어되는 아이들 모드로 들어갈 때, 상기 외부 버스 마스터 역시 집적회로내의 내부 레지스터 및 캐쉬를 제어하고 또한 상기 집적회로내의 내부 레지스터 및 캐쉬에 대한 판독/기입 액세스를 행하는 것을 특징으로 하는 집적회로 메카니즘.
  3. 제1항에 있어서, 상기 집적회로는 DRAM을 리프레쉬하기 위한 리프레쉬 메카니즘을 더 포함하고, 상기 리프레쉬 메카니즘은 CPU가 아이들 모드로 들어가서 상기 외부 버스 마스터에 대한 집적회로의 제어를 허용할 때 DRAM을 계속 리프레쉬하는 것을 특징으로 하는 집적회로 메카니즘.
  4. 제1항에 있어서, SRAM과 DRAM을 포함하는 외부 메모리가 상기 메모리를 통해 상기 외부 버스 마스터에 동작가능하게 접속되고, 상기 외부 메모리는 CPU가 아이들 모드에 있고 또한 상기 외부 버스 마스터에 대한 집적회로의 제어를 허용할 때 내부 SRAM 및 DRAM 콘트롤러로부터 액세스 제어신호를 사용하여 상기 외부 버스 마스터에 의해 액세스가능한 것을 특징으로 하는 집적회로 메카니즘.
  5. 제1항에 있어서, CPU가 아이들 모드에 있고 상기 외부 버스 마스터에 대한 집적 회로의 제어를 허용했을 때, 상기 외부 버스 마스터는 내부 SRAM 및 DRAM 콘트롤러가 외부 SRAM/DRAM 콘트롤러를 제어할 수 있는 기능을 선택적으로 제어하고, 상기 외부 버스 마스터는 내부 SRAM 및 DRAM 콘트롤러를 사용하지 않고 집적회로 외부로부터 외부 SRAM/DRAM 메모리에 제어신호를 선택적으로 제공할 수 있는 것을 특징으로 하는 집적회로 메카니즘.
  6. 제1항에 있어서, 상기 외부 버스 마스터가 동작가능하게 접속되어 있는 외부 인터페이스 버스는 26비트 용량을 갖는 어드레스 버스를 포함하고 외부 버스 마스터에 의해 사용되는 외부 어드레스들은 26비트이며, 상기 집적회로의 내부 어드레스들은 32비트이고, 상기 집적회로는 32바트 내부 버스를 형성하기 위해 26비트의 외부 어드레스와 조합된 6비트 어드레스 확장을 저장하기 위한 외부 버스 마스터 확장 레지스터를 포함하는 것을 특징으로 하는 집적회로 메카니즘.
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