KR970066598A - 테스트 및 자기진단 메카니즘 - Google Patents
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Abstract
본 발명의 테스트/자가진단 메카니즘은 집적회로상의 모든 내부 레지스터를 가시적으로 엑세스할 수 있도록 하며, 또한 온-칩 SRAM/DRAM 콘트롤러가 외부 메모리를 엑세스할 수 있도록 하는 외부 버스 마스터를 포함한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 칩 구조상의 시스템으 보인 블럭도이다. 제2도는 본 발명의 집적회로와 이에 접속된 오프-칩 장치간의 핀접속인 보인 블럭도이다.
Claims (11)
- RISC CPU 및 외부 인터페이스를 포함하는 집적회로에 있어서, 오프-칩 장치로 부터의 요구에 따라 온-칩 레지서터에 대한 액세를 제공하기 위한 테스트/자가진단 메카니즘이, 상기 집적회로에 대한 액세스를 요구하도록 동작가낭한 외부 장치; 및 상기 외부 장치로부터의 요구를 수신함에 따라 CPU를 유휴 모드로 위치시키고, 그 후 상기 외부 장치가 온-칩 레지스터에 대해 액세스할 수 있도록 하는 스톱/스타트 메카니즘을 포함하는, 테스트/자기진단 메카니즘.
- 제1항에 있어서, CPU가 상기 유휴 모드에 있는 동안 DRAM을 계속 리프레쉬하기 위해 상기 집적회로를 인에이블시키기 위한 리프레쉬 메카니즘을 포함하는, 테스트/자기진단 메카니즘.
- 제1항에 있어서, 상기 스톱/스타트 메카니즘은, 상기 CPU에 접속되고 이 CPU가 해제 메카니즘을 액티브로 하기 위한 요구 메카니즘을 포함하며, 이에 따라 외부 어드레스를 해제하여, 상기 외부 장치에 의해 집적회로를 액세스할 수 있도록 하는, 테스트/자기진단 메카니즘.
- 제3항에 있어서, 상기 해제 메카니즘은 상기 집적회로를 액세스할 수 있는 상기 외부 장치에 신호를 보내는 허가 메카니즘을 포함하는, 테스트/자기진단 메카니즘.
- 제1항에 있어서, 상기 스톱/테스트 메카니즘은 온-칩 메모리, 온-칩 주변장치, 온-칩 SRAM 및 DRAM 콘트롤러에 대한 액세스를 가능케 하는, 테스트/자기진단 메카니즘.
- 32비트 RISC CPU, 26비트 외부 인터페이스를 갖는 집적회로에 있어서, 오프-칩 장치로부터의 요구에 따라 온-칩 레지서터에 대한 액세스를 제공하기 위한 테스트/자기진단 메카니즘이, 요구 신호를 제공함으로써 집적회로에 대한 엑세스를 요구하도록 동작가능하고 허가 신호의 수신에 따라 상기 집적회로에 26비트 어드레스를 제공하는 외부 장치; 클럭 사이클들간에, 상기 외부 장치로부터의 상기 요구 신호를 수신함에 따라 상기 CPU를 유휴 모드로 위치시키고, 그 후 상기 외부 장치가 온-칩 레지스터를 액세스 할 수 있도록 하는 스톱/스타트 메카니즘; 및 상기 CPU에 의해 사용가능한 상부 외부 장치로부터의 26비트 어드레스를 32비트 어드레스로 변환하기 위한 확장 레지스터를 포함하는, 테스트/자기진단 메카니즘.
- 제6항에 있어서, 상기 CPU가 상기 유휴 모드에 있는 동안 DRAM을 계속 리프레쉬하기 위해 상기 집적회로를 인에이블시키기 위한 리프레쉬 메카니즘을 포함하는, 테스트/자기진단 메카니즘.
- 제6항에 있어서, 상기 스톱/스타트 메카니즘은 상기 CPU에 접속되고 상기 집적회로가 해제 메카니즘을 액티브시키기 위한 요구 메카니즘을 포함하며, 이에 따라 외부 어드레스를 해제하여, 상기 외부 장치에 의해 직접회로를 액세스할 수 있도록 하는, 테스트/자기진단 메카니즘.
- 제8항에 있어서, 상기 해제 메카니즘은 상기 집적회로를 액세스할 수 있는, 상기 외부 장치에 신호를 보내는 허가 메카니즘을 포함하는, 테스트/자기진단 메카니즘.
- 제6항에 있어서, 상기 스톱/스타트 메카니즘은 온-칩 메모리, 온-칩 주변장치, 온-칩 SRAM 및 DRAM 콘드롤러에 대한 액세스를 가능케 하는, 테스트/자기진단 메카니즘.
- 제6항에 있어서, 자동 어드레스 증가 수단을 포함하는, 테스트/자기진단 메카니즘.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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